同步存储器的读时钟开始和停止的制作方法

背景技术：

1、现代动态随机存取存储器(dram)通过增加连接dram和诸如图形处理单元(gpu)、中央处理单元(cpu)等一个或多个数据处理器的总线上的数据传输速度来提供高存储器带宽。dram通常为便宜且高密度的，从而使得每个设备能够集成大量的dram。现今销售的大多数dram芯片与由联合电子设备工程委员会(jedec)发布的各种双倍数据速率(ddr)dram标准兼容。通常，若干ddrdram芯片被组合到单个印刷电路板衬底上，以形成不仅可以提供相对较高的速度还可以提供可缩放性的存储器模块。

2、ddr dram是同步的，因为它们响应于自激时钟信号而操作，该自激时钟信号同步从主机处理器到存储器的命令的发布，并且因此同步主机处理器与存储器之间的数据交换。ddr dram响应于时钟信号以同步命令并且可用于产生读数据选通信号。例如，ddr dram使用由主机处理器提供的被称为“dqs”的中心对准数据选通信号来接收写入数据，其中存储器在dqs的上升沿和下降沿两者上捕获数据。类似地，ddrdram与边缘对准的dqs同步地提供读数据，其中ddr dram提供dqs信号。在读取周期期间，主机处理器在内部延迟dqs信号以使其与dq信号的中心部分大致对准一定量，该量是在启动时通过执行数据眼训练来确定的。一些ddr dram(诸如图形ddr、版本六(gddr6)dram)接收主时钟信号和单独的写时钟信号两者，并且可编程地产生读数据选通信号。

3、然而，虽然这些增强已改进用于计算机系统的主存储器的ddr存储器的速度，但仍期望进一步的改进。

技术实现思路

技术特征：

1.一种存储器，所述存储器包括：

2.根据权利要求1所述的存储器，其中：

3.根据权利要求2所述的存储器，其中所述读时钟电路包括：

4.根据权利要求1所述的存储器，其中当所述读时钟模式是所述第二模式时，如果没有接收到进一步的读取命令，则所述读时钟电路在后同步码周期之后停止切换所述混合读时钟信号。

5.根据权利要求4所述的存储器，其中当所述读时钟模式是所述第二模式时，所述读时钟电路：

6.根据权利要求5所述的存储器，其中所述清除条件包括以下中的一者或多者：

7.根据权利要求1所述的存储器，所述存储器还包括：

8.根据权利要求1所述的存储器，其中当所述读时钟模式处于第三模式时，所述读时钟电路还禁用所述混合读时钟信号。

9.一种装置，包括：

10.根据权利要求9所述的装置，其中：

11.根据权利要求10所述的装置，其中所述输出时钟电路包括：

12.根据权利要求9所述的装置，其中当所述混合时钟模式是所述第二模式时，如果当输出时钟标志处于第一状态时没有接收到进一步的输出命令，则所述输出时钟电路在后同步码周期之后停止切换所述外部混合时钟信号。

13.根据权利要求12所述的装置，其中当所述混合时钟模式是所述第二模式时，如果所述输出时钟标志处于第二状态，则所述输出时钟电路在所述后同步码周期之后继续切换所述外部混合时钟信号，直到所述装置接收到清除条件为止。

14.根据权利要求13所述的装置，其中所述清除条件包括以下中的一者或多者：

15.根据权利要求9所述的装置，其中所述输出时钟电路进一步：

16.根据权利要求9所述的装置，其中所述装置包括集成电路存储器，并且所述外部混合时钟信号是提供给主机处理器的读时钟信号。

17.根据权利要求9所述的装置，其中所述装置包括存储器控制器，并且所述外部混合时钟信号是提供给存储器的写时钟信号。

18.一种用于操作存储器的方法，所述方法包括：

19.根据权利要求18所述的方法，所述方法还包括：

20.根据权利要求18所述的方法，还包括如果没有接收到进一步的读取命令，则在后同步码周期之后停止切换所述混合读时钟信号。

21.根据权利要求20所述的方法，所述方法还包括：

22.根据权利要求21所述的方法，其中所述清除条件包括以下中的一者或多者：

23.根据权利要求18所述的方法，进一步地：

技术总结一种存储器包括读时钟电路和模式寄存器。该读时钟电路具有用于响应于时钟信号和读时钟模式信号而提供混合读时钟信号的输出端。该模式寄存器响应于读时钟模式而提供该读时钟模式信号，其中读时钟电路提供混合读时钟信号作为当读时钟模式是第一模式时连续切换的自激时钟信号，以及作为当读时钟模式是第二模式时仅响应于存储器接收读取命令而为活跃的选通信号。技术研发人员：亚伦·约翰·尼格伦,卡西克·戈帕拉克里希南,刘俊豪受保护的技术使用者：超威半导体公司技术研发日：技术公布日：2024/7/23