能够在CS降档模式下同步时钟信号的半导体存储器器件的制作方法

本公开涉及一种半导体存储器器件，并且更具体地，涉及一种能够在2n模式下操作芯片选择(chip select，cs)降档(geardown)模式的半导体存储器器件。

背景技术：

1、为了增加命令/地址的建立/保持容限(margin)，可以执行2n模式，以将命令/地址的保持时段从外部时钟信号的一个周期增加到两个周期(即，从一个时钟周期1tck增加到两个时钟周期2tck)。然而，当芯片选择(cs)信号在2n模式下的保持时段仅为外部时钟信号的一个时钟周期(1tck)(如在1n模式下)时，难以增加命令/地址的建立/保持容限。因此，为了稳定2n模式下的存储器操作，引入了cs降档模式，其中cs信号的保持时段也增加到外部时钟信号的2个周期(2tck)。

2、在cs降档模式下，半导体存储器器件可以接收基于内部时钟信号的命令/地址和cs信号，该内部时钟信号的频率低于外部时钟信号的频率(例如，是外部时钟信号频率的一半)。当2n模式和cs降档模式被使能时，内部时钟信号的频率低于外部时钟信号的频率，使得内部时钟信号的脉冲宽度可以增加，并且建立/保持容限可以增加。

技术实现思路

1、示例实施例提供了一种可以实现芯片选择(cs)降档模式的半导体器件。

2、示例实施例提供了一种可以在cs降档模式下使用频率低于外部时钟信号的频率的内部时钟信号的半导体器件。

3、根据示例实施例，提供了一种半导体器件，包括：芯片选择信号触发器，被配置为：与第一传播时钟信号同步地锁存芯片选择信号，并且输出第一芯片选择使能信号，与具有与第一传播时钟信号的相位相反的相位的第二传播时钟信号同步地锁存芯片选择信号，并且输出第二芯片选择使能信号；以及时钟控制电路，被配置为基于时钟信号生成第一传播时钟信号和第二传播时钟信号，并且基于第一芯片选择使能信号的使能电平和第二芯片选择使能信号的使能电平，选择性地输出第一传播时钟信号和第二传播时钟信号之一。

4、根据示例实施例，提供了一种存储器器件，包括：存储器单元阵列；地址命令输入电路，被配置为通过与第一传播时钟信号同步地锁存芯片选择信号来生成第一芯片选择使能信号，通过与第二传播时钟信号同步地锁存芯片选择信号来生成第二芯片选择使能信号，以及接收命令/地址信号并且输出与命令/地址信号相关联的命令；时钟控制电路，被配置为对时钟信号进行分频以生成第一传播时钟信号和第二传播时钟信号，以及根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的先后顺序，选择性地输出第一传播时钟信号或第二传播时钟信号；以及命令解码器，被配置为生成控制信号，并且通过在第一芯片选择使能信号的上升沿或第二芯片选择使能信号的上升沿解码命令来控制存储器单元阵列。

5、根据示例实施例，提供了一种存储器系统，包括：存储器控制器，被配置为输出命令/地址信号、时钟信号、芯片选择信号，以及存储器器件，该存储器器件被配置为：基于时钟信号生成具有相反相位的第一传播时钟信号和第二传播时钟信号，根据命令/地址信号进入降档模式，以及根据与第一传播时钟信号同步地锁存芯片选择信号的第一芯片选择使能信号的上升沿和与第二传播时钟信号同步地锁存芯片选择信号的第二芯片选择使能信号的上升沿的顺序，在降档模式下锁存芯片选择信号。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，其中，所述时钟控制电路包括：

3.根据权利要求2所述的半导体器件，其中，所述时钟选通电路包括：

4.根据权利要求2所述的半导体器件，其中，所述时钟同步电路包括：

5.根据权利要求2所述的半导体器件，还包括：

6.根据权利要求5所述的半导体器件，其中，所述命令解码器生成处于使能电平的降档使能信号作为控制信号；并且其中，当所述降档使能信号处于使能电平时，所述时钟同步电路输出第一降档控制信号或第二降档控制信号。

7.根据权利要求2所述的半导体器件，还包括：

8.根据权利要求1所述的半导体器件，其中，所述芯片选择信号在时钟信号的两个周期内维持在使能电平；并且其中，所述芯片选择信号触发器接收第一传播时钟信号或第二传播时钟信号，并且在所述芯片选择信号维持在使能电平时，在第一传播时钟信号或第二传播时钟信号的上升沿输出第一芯片选择使能信号或第二芯片选择使能信号。

9.根据权利要求1所述的半导体器件，其中，所述芯片选择信号在时钟信号的一个周期内维持在使能电平；并且其中，所述芯片选择信号触发器接收第一传播时钟信号或第二传播时钟信号，并且在所述芯片选择信号维持在使能电平时，在第一传播时钟信号的上升沿或第二传播时钟信号的上升沿输出第一芯片选择使能信号或第二芯片选择使能信号。

10.一种存储器器件，包括：

11.根据权利要求10所述的存储器器件，

12.根据权利要求10所述的存储器器件，其中，第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿依次出现。

13.根据权利要求10所述的存储器器件，其中，所述芯片选择信号处于使能电平的时段是所述时钟信号的两个周期。

14.根据权利要求10所述的存储器器件，其中，当芯片选择信号处于使能电平时，所述命令/地址信号有效。

15.根据权利要求10所述的存储器器件，

16.一种存储器系统，包括：

17.根据权利要求16所述的存储器系统，其中，所述存储器器件被配置为在降档模式下，在第一芯片选择使能信号的上升沿或第二芯片选择使能信号的上升沿解码所述命令/地址信号的命令。

18.根据权利要求16所述的存储器系统，其中，所述存储器器件被配置为接收所述命令/地址信号，并且在经过预定时段后，根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的顺序，选择性地输出第一传播时钟信号和第二传播时钟信号之一。

19.根据权利要求16所述的存储器系统，其中，所述存储器控制器被配置为在所述时钟信号的一个周期或两个周期期间输出具有使能电平的芯片选择信号。

20.根据权利要求16所述的存储器系统，其中，所述存储器控制器被配置为在降档模式下，在所述时钟信号的两个周期期间输出具有使能电平的芯片选择信号。

技术总结一种半导体器件，包括芯片选择信号触发器，被配置为：与第一传播时钟信号同步地锁存芯片选择信号，并且输出第一芯片选择使能信号，以及与具有与第一传播时钟信号的相位相反的相位的第二传播时钟信号同步地锁存芯片选择信号，并且输出第二芯片选择使能信号；以及时钟控制电路，被配置为基于时钟信号生成第一传播时钟信号和第二传播时钟信号，并且基于第一芯片选择使能信号的使能电平和第二芯片选择使能信号的使能电平，选择性地输出第一传播时钟信号和第二传播时钟信号之一。技术研发人员：洪承焕,柳长佑受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/4/24