一种延时产生电路及其方法、存储器与流程

本公开涉及半导体，尤其涉及一种延时产生电路及其方法、存储器。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。

2、在动态随机存取存储器(dynamic random access memory，dram)芯片中，对于芯片的片内终结(on die termination，odt)功能，终端电阻的阻值切换需要遵循一定的时序要求，但是由于传输线路上的延迟时间不同，导致时序存在偏差，从而影响了存储器的odt功能。

技术实现思路

1、本公开实施例提供了一种延时产生电路及其方法、存储器。

2、第一方面，本公开实施例提供了一种延时产生电路，所述延时产生电路包括基础延时产生模块、可调延时产生模块和选择模块，所述基础延时产生模块与所述可调延时产生模块连接，且所述可调延时产生模块还与所述选择模块连接，其中：

3、所述基础延时产生模块，用于接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；

4、所述可调延时产生模块，用于接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；

5、所述选择模块，用于接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；

6、其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。

7、在一些实施例中，所述可调延时产生模块包括第一延时子模块和第二延时子模块，其中：

8、所述第一延时子模块，用于接收所述第一延时信号和所述第一延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；

9、所述第二延时子模块，用于接收所述第一延时信号和所述第二延时时钟信号，根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到所述第三延时信号。

10、在一些实施例中，所述第二延时时钟信号包括所述第一时钟信号和第二时钟信号，所述第一延时时钟信号包括第三时钟信号和第四时钟信号；

11、其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中每相邻两个之间的相位差为0.5个所述初始时钟周期。

12、在一些实施例中，所述第一延时子模块包括第一采样模块和第二采样模块，所述第一采样模块的输出端与所述第二采样模块的输入端连接，其中：

13、所述第一采样模块，用于接收所述第一延时信号和所述第三时钟信号，根据所述第三时钟信号对所述第一延时信号进行采样处理，得到第一中间信号；

14、所述第二采样模块，用于接收所述第一中间信号和所述第四时钟信号，根据所述第四时钟信号对所述第一中间信号进行采样处理，得到所述第二延时信号；

15、所述第二延时子模块包括第三采样模块和第四采样模块，且所述第三采样模块的输出端与所述第四采样模块的输入端连接，其中：

16、所述第三采样模块，用于接收所述第一延时信号和所述第一时钟信号，根据所述第一时钟信号对所述第一延时信号进行采样处理，得到第二中间信号；

17、所述第四采样模块，用于接收所述第二中间信号和所述第二时钟信号，根据所述第二时钟信号对所述第二中间信号进行采样处理，得到所述第三延时信号。

18、在一些实施例中，所述第一采样模块包括第一触发器，所述第二采样模块包括第二触发器，所述第三采样模块包括第三触发器，所述第四采样模块包括第四触发器，其中：

19、所述第一触发器的输入端用于接收所述第一延时信号，所述第一触发器的时钟端用于接收所述第三时钟信号，所述第一触发器的第一输出端用于输出所述第一中间信号；

20、所述第二触发器的输入端用于接收所述第一中间信号，所述第二触发器的时钟端用于接收所述第四时钟信号，所述第二触发器的第一输出端用于输出所述第二延时信号；

21、所述第三触发器的输入端用于接收所述第一延时信号，所述第三触发器的时钟端用于接收所述第一时钟信号，所述第三触发器的第一输出端用于输出所述第二中间信号；

22、所述第四触发器的输入端用于接收所述第二中间信号，所述第四触发器的时钟端用于接收所述第二时钟信号，所述第四触发器的第一输出端用于输出所述第三延时信号。

23、在一些实施例中，所述第一延时时钟信号包括第四时钟信号，所述第二延时时钟信号包括第二时钟信号和第四时钟信号；

24、其中，所述第四时钟信号与所述第一时钟信号之间的相位差为1.5个所述初始时钟周期，所述第二时钟信号与所述第四时钟信号之间的相位差为1个所述初始时钟周期。

25、在一些实施例中，所述第一延时子模块包括第五采样模块，所述第二延时子模块包括所述第五采样模块和第六采样模块，且所述第五采样模块的输出端与所述第六采样模块的输入端连接，其中：

26、所述第五采样模块，用于接收所述第一延时信号和所述第四时钟信号，根据所述第四时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；

27、所述第六采样模块，用于接收所述第二延时信号和所述第二时钟信号，根据所述第二时钟信号对所述第二延时信号进行采样处理，得到所述第三延时信号。

28、在一些实施例中，所述第五采样模块包括第五触发器，所述第六采样模块包括第六触发器，其中：

29、所述第五触发器的输入端用于接收所述第一延时信号，所述第五触发器的时钟端用于接收所述第四时钟信号，所述第五触发器的第一输出端用于输出所述第二延时信号；

30、所述第六触发器的输入端用于接收所述第二延时信号，所述第六触发器的时钟端用于接收所述第二时钟信号，所述第六触发器的第一输出端用于输出所述第三延时信号。

31、在一些实施例中，所述选择模块，用于在所述第一模式信号处于第一电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第三延时信号作为所述目标延时信号；以及

32、在所述第一模式信号处于第二电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第二延时信号作为所述目标延时信号。

33、在一些实施例中，所述选择模块包括第一逻辑模块、第二逻辑模块和第三逻辑模块，且所述第三逻辑模块分别与所述第一逻辑模块和所述第二逻辑模块连接，其中：

34、所述第一逻辑模块，用于接收所述第一模式信号和所述第三延时信号，对所述第一模式信号和所述第三延时信号进行逻辑运算，得到第三中间信号；

35、所述第二逻辑模块，用于接收所述第一模式信号和所述第二延时信号，对所述第一模式信号和所述第二延时信号进行逻辑运算，得到第四中间信号；

36、所述第三逻辑模块，用于对所述第三中间信号和所述第四中间信号进行逻辑运算，得到所述目标延时信号。

37、在一些实施例中，在所述第一电平状态为高电平状态、所述第二电平状态为低电平状态时，所述第一逻辑模块包括第一与非门，所述第二逻辑模块包括第一非门和第二与非门，所述第三逻辑模块包括第三与非门，其中：

38、所述第一与非门的第一输入端用于接收所述第三延时信号，所述第一与非门的第二输入端用于接收所述第一模式信号，所述第一与非门的输出端与所述第三与非门的第一输入端连接；

39、所述第一非门的输入端用于接收所述第一模式信号，所述第一非门的输出端与所述第二与非门的第一输入端连接，所述第二与非门的第二输入端用于接收所述第二延时信号，所述第二与非门的输出端与所述第三与非门的第二输入端连接，所述第三与非门的输出端用于输出所述目标延时信号。

40、在一些实施例中，所述延时产生电路还包括时钟分频模块，其中：

41、所述时钟分频模块，用于接收所述初始时钟信号，对所述初始时钟信号进行分频处理，得到与相位关联的若干个时钟信号；

42、其中，所述若干个时钟信号包括：与第一相位关联的所述第一时钟信号、与第二相位关联的第二时钟信号、与第三相位关联的第三时钟信号、与第四相位关联的第四时钟信号，且所述第一相位为0度、所述第二相位为90度、所述第三相位为180度、所述第四相位为270度。

43、在一些实施例中，所述基础延时产生模块包括第三延时子模块和第七采样模块，其中：

44、所述第三延时子模块，用于接收所述命令信号和所述第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第五中间信号；

45、所述第七采样模块，用于接收所述第五中间信号和所述第一时钟信号，根据所述第一时钟信号对所述第五中间信号进行采样处理，得到所述第一延时信号。

46、在一些实施例中，所述第三延时子模块包括m个延时单元，m为大于0的整数，其中：

47、所述第三延时子模块，用于接收第一控制信号，根据所述第一控制信号在所述m个延时单元中确定目标数量的延时单元，通过所述目标数量的延时单元对所述命令信号进行采样及延时处理，得到所述第五中间信号。

48、在一些实施例中，在m等于1时，所述延时单元的时钟端用于接收所述第一时钟信号，所述延时单元的输入端用于接收所述命令信号，所述延时单元的输出端用于输出所述第五中间信号；

49、在m大于1时，每一个所述延时单元的时钟端均用于接收所述第一时钟信号，第m个所述延时单元的输入端用于接收所述命令信号，第j+1个所述延时单元的输出端与第j个所述延时单元的输入端连接，第一个所述延时单元的输出端用于输出所述第五中间信号；

50、其中，j为大于或等于1且小于m的整数。

51、在一些实施例中，所述第一控制信号包括m个子控制信号，第j个所述延时单元与第j个子控制信号之间具有对应关系，且第j个所述延时单元包括第j个延时子单元和第j个选择单元，其中：

52、所述第j个延时子单元的输入端用于接收第j+1个选择结果信号，所述第j个延时子单元的时钟端用于接收所述第一时钟信号，所述第j个延时子单元的输出端与所述第j个选择单元的第二输入端连接，所述第j个选择单元的第一输入端用于接收所述命令信号，所述第j个选择单元的控制端用于接收所述第j个子控制信号，所述第j个选择单元的输出端用于输出第j个选择结果信号；

53、其中，第m个延时子单元的输入端作为第m个所述延时单元的输入端用于接收所述命令信号，第一个选择单元的输出端作为第一个所述延时单元的输出端用于输出所述第五中间信号。

54、在一些实施例中，所述第七采样模块包括第七触发器，其中：

55、所述第七触发器的输入端用于接收所述第五中间信号，所述第七触发器的时钟端用于接收所述第一时钟信号，所述第七触发器的第一输出端用于输出所述第一延时信号。

56、第二方面，本公开实施例提供了一种延时产生方法，该方法包括：

57、通过基础延时产生模块接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；

58、通过可调延时产生模块接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；

59、通过选择模块接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；

60、其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。

61、第三方面，本公开实施例提供了一种存储器，该存储器至少包括如第一方面中任一项所述的延时产生电路。

62、本公开实施例提供了一种延时产生电路及其方法、存储器，该延时产生电路包括基础延时产生模块、可调延时产生模块和选择模块，基础延时产生模块与可调延时产生模块连接，且可调延时产生模块还与选择模块连接，其中：基础延时产生模块，用于接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第一延时信号；可调延时产生模块，用于接收第一延时信号、第一延时时钟信号和第二延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号，以及根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号；选择模块，用于接收第一模式信号、第二延时信号和第三延时信号，根据第一模式信号对第二延时信号和第三延时信号进行信号选择，输出目标延时信号；其中，第一时钟信号、第一延时时钟信号和第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且初始时钟信号的时钟周期为初始时钟周期，第一时钟信号、第一延时时钟信号和第二延时时钟信号的时钟周期均是初始时钟周期的两倍；以及第二延时信号与第一延时信号之间间隔1.5个初始时钟周期，第三延时信号与第一延时信号之间间隔2.5个初始时钟周期。这样，在生成第一延时信号之后，根据第一延时时钟信号可以生成与第一延时信号间隔1.5个初始时钟周期的第二延时信号，根据第二延时时钟信号可以生成与第一延时信号间隔2.5个初始时钟周期的第三延时信号，然后从中选取所需要的目标延时信号；根据目标延时信号，可以更好地满足odt延时的需求，而且还可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值；从而不仅能够满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。