基于绝缘层上硅的单晶体管原位传感随机存取存储器件

本发明属于半导体器件，具体涉及一种基于绝缘层上硅(soi)的单晶体管原位传感随机存取存储器件。

背景技术：

1、随着存储单元面积接近极限，传统1t1c-dram的尺寸缩小遇到困难。首先，虽然存储单元的尺寸不断缩小，但电容器始终要求保持恒定或更高的电容量(～10ff/cell)，这要求电容有很大的深宽比，但目前电容器的深宽比已经接近工艺和结构极限(～100)，进一步缩小面临困难。其次，随着mosfet特征尺寸的缩小，短沟道效应的存在使得保持低的关断电流成为挑战，这不利于dram的存储时间。此外，传统1t1c-dram由于写和读操作使用同一条位线，读操作会破坏存储在电容内的数据，因此要求一条额外的写回操作，这增加了电路结构的复杂性。而2t/3t-dram虽然实现了非破坏性读取，但增加存储单元的面积，不利于大规模集成。新型1t-dram试图在通过利用寄生电容或浮体效应、晶闸管结构和正反馈晶体管等新原理来消除对额外电容器的需求，但仍然存在各种缺陷。本发明提出一种新的1t-dram，它利用寄生埋氧化物电容来存储数据，允许在没有任何数据丢失的情况下通过box层的电荷耦合效应实现原位非破坏性数据读取。

技术实现思路

1、本发明的目的在于提供一种新的1t-dram结构，利用埋氧化物电容来存储数据，且允许在没有任何数据丢失的情况下进行原位数据传感，可以以解决非破坏性读取与紧凑的单元面积难以同时兼顾的问题，有望成为下一代dram结构。

2、为了达到上述目的，本发明提供一种基于绝缘层上硅(soi)的单晶体管原位传感随机存取存储器件，记为is-dram；其结构如图1所示，包括：p型衬底硅层1，氧化埋层2，顶层硅3，n阱4，浅槽隔离区5、6，在顶层硅之上的栅氧化层7，栅极8，栅极侧墙9、10，抬升源极11，抬升漏极12，齐纳二极管n型重掺杂区13，齐纳二极管p型重掺杂背栅欧姆接触区14，氧化硅层间隔离15，背栅金属接触16，漏极金属接触17，栅极金属接触18，源极金属接触9；其中：

3、n阱在p型衬底1上方、氧化埋层2下方；氧化埋层2上方为顶层硅3；顶层硅3之上为栅氧化层7，浅槽隔离区5、6分别于n阱、氧化埋层2、顶层硅3两侧；其上方为氧化硅层间隔离15；顶层硅3上方依次为栅氧化层7、栅极8，栅极8两侧为栅极侧墙9、10；栅极侧墙9旁侧为抬升源极11，栅极侧墙10旁侧为抬升漏极12；背栅金属电极8连接到p+重掺杂14和n+重掺杂13，形成垂直齐纳二极管(p+n+齐纳二极管)；齐纳二极管的n+重掺杂区和n阱连接，形成连接到背栅电容的电路，以实现电荷的写入和擦除；

4、当背栅电极加正电压时，齐纳二极管导通，正电荷流入阱中并存储在n阱-氧化埋层的界面上；背栅电压归零时，反偏的二极管阻止存储电荷的流失，以此实现存储效应；当背栅电极加负电压时，齐纳二极管的隧穿作用注入负电荷，实现存储数据的擦除；正电荷在掩埋氧化物下的积累直接通过背栅耦合效应由顶部mosfet的电流偏移来感知。由于感测区(顶部mosfet)和存储区(掩埋氧化物阱界面)的分离，器件在没有任何额外面积成本的情况下实现了非破坏性读取。

5、进一步地：

6、所述衬底可为硅、锗、锗硅、氮化镓或铟镓砷等多种半导体。其上层沟道也可为硅、锗、锗硅、氮化镓或铟镓砷等半导体。其氧化埋层及背部氧化层可为二氧化硅、氧化铝或氧化铪等绝缘材料。

7、上述dram存储器件，其氧化埋层下方有一个n阱，掺杂浓度为1015-1021cm-3，衬底p型掺杂浓度为1013-1018cm-3，背栅金属连接到一个垂直的p+n+齐纳二极管，其中齐纳二极管n+重掺杂区掺杂浓度为1019-1021cm-3，齐纳二极管p+重掺杂区掺杂浓度为1019-1021cm-3，顶层硅为p型掺杂，其掺杂浓度为1015-1017cm-3，提升源漏为n+重掺杂，其掺杂浓度为1019-1021cm-3。

8、上述dram存储器件的制备方法，具体步骤为：

9、(1)如图2(a)初始的soi衬底，通过光刻，刻蚀，外延生长形成混合型衬底，随后继续光刻并刻蚀出凹槽后，通过化学气相淀积(cvd)二氧化硅填充凹槽形成两处隔离侧墙sti结构，如图2(b)所示；

10、(2)通过光刻，离子注入形成的n阱，如图2(c)所示；

11、(3)在器件表面，沉积生长high k介质作为栅氧化层；继续沉积多晶硅作为赝栅层，接着淀积一层氮化硅硬掩模；光刻形成栅极图案，通过刻蚀除去栅极区域以外的氮化硅、多晶硅和high k介质，形成图2(d)所示结构；

12、(4)淀积栅极侧墙材料，并刻蚀形成栅极侧墙，如图2(e)所示；

13、(5)光刻形成源漏区域的图案，通过原位掺杂外延生长n+硅层，形成如图2(f)所示的抬升源漏；

14、(6)光刻并打开垂直齐纳二极管的窗口，离子注入形成重掺杂的齐纳晶体管n+型区，如图2(g)；

15、(7)离子注入形成重掺杂的齐纳晶体管p+型区，如图2(h)；

16、(8)在器件表面沉积一层氧化硅，如图2(i)；

17、(9)光刻打开多晶硅赝栅区域；刻蚀除去多晶硅赝栅，如图2(j)；

18、(10)淀积生长栅极的金属材料，代替原来的多晶硅赝栅，完成替代金属栅(replacement metal gate rmg)，如图2(k)；

19、(11)光刻并刻蚀打开源漏、栅极和背栅的金属接触区域，淀积金属电极，形成金属互连，如图2(l)。

20、与现有技术相比，本发明的有益效果主要有：

21、本发明提供的is-dram在保持紧凑的存储单元面积的同时实现非破坏性读取。本发明提出的dram结构与传统soi晶体管完全相同，只是连接到阱的背栅欧姆接触区域被替换成了垂直的齐纳二极管，因此该dram结构能够与现代cmos工艺完全兼容。器件不需要额外的电容或晶体管既可实现可靠的存储与非破坏性读操作，顶层mosfet的开态电流变化量与写电压呈线性关系，且写速度能达到10ns。在常温下，器件的存储时间能达到数十秒，而即使在85℃的情况下，is-dram的存储时间依然超过商业标准的64ms。

技术特征：

1.一种基于绝缘层上硅的单晶体管原位传感随机存取存储器件，其特征在于，包括：p型衬底硅层(1)，氧化埋层(2)，顶层硅(3)，n阱(4)，浅槽隔离区(5)～(6)，在顶层硅之上的栅氧化层(7)，栅极(8)，栅极侧墙(9、10)，抬升源极(11)，抬升漏极(12)，齐纳二极管n型重掺杂区(13)，齐纳二极管p型重掺杂背栅欧姆接触区(14)，氧化硅层间隔离(15)，背栅金属接触(16)，漏极金属接触(17)，栅极金属接触(18)，源极金属接触(19)；其中：

2.根据权利要求1所述的基于绝缘层上硅的单晶体管原位传感随机存取存储器件，其特征在于，当背栅电极加正电压时，齐纳二极管导通，正电荷流入阱中并存储在n阱-氧化埋层的界面上；背栅电压归零时，反偏的二极管阻止存储电荷的流失，实现存储效应；当背栅电极加负电压时，齐纳二极管的隧穿作用注入负电荷，实现存储数据的擦除；正电荷在掩埋氧化物下的积累直接通过背栅耦合效应由顶部mosfet的电流偏移来感知；由于感测区即顶部mosfet和存储区即掩埋氧化物阱界面的分离，器件在没有任何额外面积成本的情况下实现了非破坏性读取。

3.根据权利要求1所述的基于绝缘层上硅的单晶体管原位传感随机存取存储器件，其特征在于，所述衬底为硅、锗、锗硅、氮化镓或铟镓砷半导体；其上层沟道也为硅、锗、锗硅、氮化镓或铟镓砷半导体；其氧化埋层及背部氧化层为二氧化硅、氧化铝或氧化铪绝缘材料。

4.根据权利要求1所述的基于绝缘层上硅的单晶体管原位传感随机存取存储器件，其特征在于，所述n阱的掺杂浓度为1015-1021cm-3，衬底p型掺杂浓度为1013-1018cm-3；齐纳二极管n+重掺杂区掺杂浓度为1019-1021cm-3，齐纳二极管p+重掺杂区掺杂浓度为1019-1021cm-3，顶层硅为p型掺杂，其掺杂浓度为1015-1017cm-3，抬升源漏为n+重掺杂，其掺杂浓度为1019-1021-3

5.一种如权利要求1所述的单晶体管原位传感随机存取存储器件的制备方法，其特征在于，具体步骤为：

技术总结本发明属于半导体器件技术领域，具体为基于绝缘层上硅的单晶体管原位传感随机存取存储器件。本发明器件，电荷存储在掩埋氧化物下方的N阱中，且通过界面耦合效应直接调制顶部晶体管漏电流，能够原位读出存储器的状态；背栅电极直接连接垂直齐纳二极管；二极管的P+重掺杂区与金属电极相连，N+重掺杂区和N阱连接，形成连接到背栅电容的电路，实现电荷的写入和擦除；当背栅电极加正电压时二极管导通，正电荷流入阱中并存储在与氧化埋层的界面上；背栅电压归零时，实现存储效应；当背栅电极加负电压时，二极管的隧穿作用注入负电荷，实现存储数据擦除。本发明器件不需要额外电容，读区域和写区域在不增加额外存储单元面积的同时实现非破坏性读操作。技术研发人员：万景,谢辉受保护的技术使用者：复旦大学技术研发日：技术公布日：2024/7/29