缺陷晶圆图和良率晶圆图的叠图方法与流程

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种缺陷晶圆(wafer)图(map)和良率晶圆图(cp map)的叠图方法。

背景技术：

1、半导体工业所制造的集成电路元件尺寸越来越小，其良率受在线(inline)缺陷的影响会更大，因此芯片缺陷检测也是芯片生产线中的关键环节，缺陷与良率的相关性分析也变得尤为重要。另外，客户也越发重视inline缺陷，需要半导体制造工厂(fab)提供与良率晶圆图(cp map)一致的在线缺陷晶圆图(ink map)。其中，cp表示晶圆测试(chipprobing)，cp能得到晶圆的良率结构。map是晶圆图即wafer mapping的简称。map上各芯片的位置和晶圆上的实际芯片位置的坐标需要一一对应。

2、为了防止无效芯片(die)干扰检测，缺陷晶圆图(defect map)的去边会略大于cpmap，因此机台端自动生成的defect map可能会与cp map不一致(die尺寸比较大的除外)，那么起始die也就不一致，又由于它们的坐标系不一样，使得它们的叠图变得困难，给分析工作带来阻碍。

3、缺陷与良率的相关性分析工具中如头部公司的klarity ace，每个产品每个层次每个缺陷检测机台第一次作分析都需手动叠图并保存记录来进行后续分析，一旦缺陷检测进行修正还需重新确认叠图是否正确，这极大的影响效率且不利于批量分析。

4、生成ink map的小工具，也需要工程师在机台端按照cp map画出一模一样的map才能生成正确的ink map，这需要花费非常多的时间一行一行比对，且容易出错。

5、有两个原因给defect map和cp map叠图带来困难。①cp和defect map上下左右的若干行列的数目不一致。不一致的原因是：为了防止无效die干扰检测,通常defect map去边会略大于光刻(photo)去边；其次是defect map是人在机台端画出及定义圆心，也存在误差，因此上下左右的die与圆切线夹角小，这些位置容易导致两个map产生无规律的差异。②cp和defect map的die坐标系不一致。下面结合附图进一步说明：

6、如图1a所示，是现有cp map的示例图；图1a中，cp map采用标记101表示，芯片采用标记102表示，其中未通过cp测试的芯片单独采用标记103表示且采用了不同的填充颜色。

7、如图1b所示，是现有defect map的示例图；图1b中，defect map采用标记101a表示，检测到的缺陷采用标记105表示。

8、图1b中的defect map的去边宽度通常大于图1a中的cp map的去边宽度，故图1a中上下左右四个椭圆圈104中对应的芯片的行列数目和图1b中的上下左右四个椭圆圈104a中对应的芯片的行列数不同，这使得两个晶圆图之间的叠加造成困难，因为叠加需要保证在晶圆上位置相同的芯片在叠加图中的位置相同，而两个晶圆图外周的芯片数不同，故不好叠加。

9、同时，如图2a所示，是图1a对应的现有cp map的坐标系的示意图；两个坐标分别如标记106和107所示。

10、如图2b所示，是图1b对应的现有defect map的坐标系的示意图；两个坐标分别如标记106a和107a所示。比较图2a和图2b所示可知，cp map的坐标系和defect map的坐标系并不相同，这也进一步增加了实现叠图的难度。

11、目前所使用的工具(ace)每个批次(lot)每个层次做缺陷与良率的相关性分析前，需要预先检查defect map和cp map的叠图情况，大多数情况都存在偏差，需要人工上下左右移动将其挪到正确的位置。这样效率低不利于批量分析，而且人为挪动也易出错。

12、如图3a所示，是现有defect map和cp map的手动叠图方法中对defect map进行手动调节前的界面图；图3a中defect map 101a的外周离圆圈108的位置偏离较大；通过虚线框109中的调节按钮能对defect map 101a进行挪动。

13、如图3b所示，是现有defect map和cp map的手动叠图方法中对defect map进行手动调节后的界面图；图3a中，defect map 101a的外周和圆圈108的位置重合较好。

14、目前所使用的工具生成ink map的工具，需要照着cp map在机台端wafer布局图(layout)中仔细比对选择需要扫描(scan)的芯片，最终得出cp map一致的defect map，再转化成ink map。这种方法耗费工程师时间且容易出错。

技术实现思路

1、本发明所要解决的技术问题是提供一种缺陷晶圆图和良率晶圆图的叠图方法，能实现自动叠图，特别是能在随机坐标下实现自动叠图，从而能提高叠图效率并有利于实现批量分析，还能防止人工错误。

2、为此解决上述技术问题，本发明提供的缺陷晶圆图和良率晶圆图的叠图方法包括：

3、找出缺陷晶圆图中外围芯片所围成的第一内接正方形。

4、找出良率晶圆图中外围芯片所围成的第二内接正方形。

5、计算所述第一内接正方形和所述第二内接正方形的坐标关系。

6、利用所述坐标关系进行坐标转化和叠图运算。

7、进一步的改进是，所述缺陷晶圆图的去边宽度大于等于所述良率晶圆图的去边宽度。

8、所述第二内接正方形的长度边尺寸大于等于所述第一内接正方形的长度边尺寸。

9、所述第二内接正方形的宽度边尺寸大于等于所述第一内接正方形的宽度边尺寸。

10、进一步的改进是，所述缺陷晶圆图中的芯片的第一坐标系和所述良率晶圆图中的芯片的第二坐标系不同。

11、进一步的改进是，找出所述第一内接正方形的分步骤包括：

12、找出所述缺陷晶圆图中的所有的外围芯片。

13、找出所述缺陷晶圆图的各个由四个外围芯片连接形成的第一最大矩形。

14、将各所述第一最大矩形中最接近正方形的所述第一最大矩形作为所述第一内接正方形。

15、进一步的改进是，找出所述第二内接正方形的分步骤包括：

16、找出所述良率晶圆图中的所有的外围芯片。

17、找出所述良率晶圆图的各个由四个外围芯片连接形成的第二最大矩形。

18、将各所述第二最大矩形中最接近正方形的所述第二最大矩形作为所述第二内接正方形。

19、进一步的改进是，计算所述坐标关系的分步骤包括：

20、计算所述第二内接正方形的长度边和所述第一内接正方形的长度边的第一尺寸差值。

21、计算所述第二内接正方形的宽度边和所述第一内接正方形的宽度边的第二尺寸差值。

22、根据所述第一尺寸差值和所述第二尺寸差值得到所述坐标关系。

23、进一步的改进是，所述第一尺寸差值采用所述第二内接正方形的长度边的芯片数和所述第一内接正方形的长度边的芯片数的差值表示。

24、所述第二尺寸差值采用所述第二内接正方形的宽度边的芯片数和所述第一内接正方形的宽度边的芯片数的差值表示。

25、进一步的改进是，所述坐标关系包括所述第一内接正方形中各位置的芯片坐标和所述第二内接正方形中对应的相同位置的芯片坐标之间的换算关系。

26、进一步的改进是，进行所述坐标转化的分步骤包括：

27、将所述第一内接正方形中各位置的芯片坐标和所述第二内接正方形中对应的相同位置的芯片坐标都统一到第三坐标系中。

28、根据和所述第一内接正方形中各芯片的位置关系，将所述缺陷晶圆图中的各芯片坐标统一到所述第三坐标系中。

29、根据和所述第二内接正方形中各芯片的位置关系，将所述良率晶圆图中的各芯片坐标统一到所述第三坐标系中。

30、进一步的改进是，所述第三坐标系等于所述第一坐标系和所述第二坐标系中的一个，或者所述第三坐标系和所述第一坐标系和所述第二坐标系都不相同。

31、进一步的改进是，当所述第三坐标系等于所述第一坐标系和所述第二坐标系中的一个时，在所述坐标转化中，省略相同的坐标系的转化步骤。

32、进一步的改进是，所述叠图运算包括：

33、在所述第三坐标系中实现所述缺陷晶圆图和所述良率晶圆图的叠加并形成第一叠加晶圆图。

34、进一步的改进是，所述第一叠加晶圆图中，各芯片的状态为四种状态中的一种，各种状态分别采用不同的颜色表示。

35、进一步的改进是，所述第一叠加晶圆图中，芯片的四种状态分别为：gcd状态、gdd状态、bcd状态和bdd状态。

36、所述gcd状态表示晶圆良率测试通过以及缺陷测试通过。

37、所述gdd状态表示晶圆良率测试通过以及缺陷测试失败。

38、所述bcd状态表示晶圆良率测试失败以及缺陷测试通过。

39、所述bdd状态表示晶圆良率测试失败以及缺陷测试失败。

40、进一步的改进是，所述缺陷晶圆图通过缺陷测试得到；

41、所述良率晶圆图通过晶圆良率测试得到。

42、本发明通过先分别计算缺陷晶圆图和良率晶圆图中的内接正方形，利用两个内接正方形的相对位置能够确定从而能得到两个内接正方形的坐标关系，在此基础上就能得到缺陷晶圆图和良率晶圆图中的各芯片的坐标关系，从而能将缺陷晶圆图和良率晶圆图中的各芯片的坐标统一在一起并进而实现叠图运算，这些步骤都能通过程序进行自动运算得到，也即本发明利用了内接正方形来实现坐标转化，这样就不需要进行手动挪动来进行位置调节，所以，本发明能实现自动叠图，特别是能在随机坐标下实现自动叠图，从而能提高叠图效率并有利于实现批量分析，还能防止人工错误。