半导体晶粒和计算机系统的制作方法

本公开的实施例一般地涉及半导体领域，更具体地涉及半导体晶粒(die)和计算机系统。

背景技术：

1、通常，需要根据动态变化的市场需求来变更晶粒配置。顺序中继器规划和时钟分配是确保晶粒配置的时序收敛和数据信号完整性的关键因素。目前，还没有任何顺序中继器拓扑和时钟分配方案可以适用于具有不同晶粒数量的所有不同库存单元(sku)配置。

技术实现思路

技术特征：

1.一种半导体晶粒，具有平面图中的第一侧和与所述第一侧相对的第二侧，所述半导体晶粒包括第一顺序中继器、第二顺序中继器、第三顺序中继器、第四顺序中继器、以及第一多路复用器，其中：

2.根据权利要求1所述的半导体晶粒，进一步包括一个或多个第五顺序中继器，其中，所述第五顺序中继器中与所述第二顺序中继器相邻的顺序中继器具有位于所述第一侧的输入端子和位于所述第二侧的输出端子。

3.根据权利要求2所述的半导体晶粒，其中，所述第五顺序中继器包括两个或更多个第五顺序中继器，每个第五顺序中继器具有输入端子和输出端子，两个相邻的第五顺序中继器的输入端子位于相对侧，并且每个第五顺序中继器的输入端子和输入端子位于相对侧。

4.根据权利要求3所述的半导体晶粒，其中，所述第一、第二、第三、第四、和第五顺序中继器都是用d触发器实现的。

5.根据权利要求1至4中任一项所述的半导体晶粒，进一步包括数据接收器，其中，所述第一多路复用器的输出端子耦合到所述数据接收器的数据输入端子。

6.根据权利要求5所述的半导体晶粒，进一步包括第一时钟延迟单元、第二时钟延迟单元、第三时钟延迟单元、第四时钟延迟单元、以及第二多路复用器，其中：

7.根据权利要求6所述的半导体晶粒，进一步包括一个或多个第五时钟延迟单元，其中，所述第五时钟延迟单元中与所述第二时钟延迟单元相邻的时钟延迟单元具有位于所述第一侧的输入端子和位于所述第二侧的输出端子。

8.根据权利要求7所述的半导体晶粒，其中，所述第五时钟延迟单元包括两个或更多个第五时钟延迟单元，每个第五时钟延迟单元具有输入端子和输出端子，两个相邻的第五时钟延迟单元的输入端子位于相对侧，并且每个第五时间延迟单元的输入端子和输出端子位于相对侧。

9.根据权利要求8所述的半导体晶粒，其中，所述第一、第二、第三、第四、和第五时钟延迟单元都是用反相器缓冲器实现的。

10.根据权利要求1至9中任一项所述的半导体晶粒，进一步包括具有输出端子的数据源，其中，所述第一顺序中继器的输入端子耦合到所述数据源的输出端子而不位于所述第一侧。

11.根据权利要求6至10中任一项所述的半导体晶粒，进一步包括：

12.一种半导体晶粒，具有平面图中的第一侧和与所述第一侧相对的第二侧，所述半导体晶粒包括第一时钟延迟单元、第二时钟延迟单元、第三时钟延迟单元、第四时钟延迟单元、以及多路复用器，其中：

13.根据权利要求12所述的半导体晶粒，进一步包括一个或多个第五时钟延迟单元，其中，所述第五时钟延迟单元中与所述第二时钟延迟单元相邻的时钟延迟单元具有位于所述第一侧的输入端子和位于所述第二侧的输出端子。

14.根据权利要求13所述的半导体晶粒，其中，所述第五时钟延迟单元包括两个或更多个第五时钟延迟单元，每个第五时钟延迟单元具有输入端子和输出端子，两个相邻的第五时钟延迟单元的输入端子位于相对侧，并且每个第五时钟延迟单元的输入端子和输出端子位于相对侧。

15.根据权利要求14所述的半导体晶粒，其中，所述第一、第二、第三、第四、和第五时钟延迟单元都是用反相器缓冲器实现的。

16.根据权利要求12至15中任一项所述的半导体晶粒，进一步包括具有输出端子的时钟源，其中，所述第一时钟延迟单元的输入端子耦合到所述时钟源的输出端子而不位于所述第一侧。

17.一种计算机系统，包括：

技术总结本申请涉及半导体晶粒和计算机系统。半导体晶粒具有平面图中的第一侧和与第一侧相对的第二侧，并且包括第一顺序中继器、第二顺序中继器、第三顺序中继器、第四顺序中继器、以及第一多路复用器。第一顺序中继器具有位于第一侧的输入端子和位于第二侧的输出端子。第二顺序中继器与第一顺序中继器相邻，并且具有位于第二侧的输入端子和位于第一侧的输出端子。第三顺序中继器具有位于第一侧的输入端子和耦合到第一多路复用器的第一输入端子的输出端子。第四顺序中继器与第三顺序中继器相邻，并且具有位于第二侧的输入端子和耦合到第一多路复用器的第二输入端子的输出端子。技术研发人员：艾莉·埃尔-侯赛尼,侯景耀受保护的技术使用者：英特尔公司技术研发日：技术公布日：2024/9/12