集成电路、半导体装置与存储器装置的制作方法

本发明是有关于一种半导体装置的数据传输管理，尤其是一种集成电路、半导体装置与存储器装置。

背景技术：

1、半导体装置，例如，存储器装置，变得愈来愈小且速度愈来愈快。半导体置的数据传输速度受限于半导体装置内的多个复杂逻辑电路或元件，这将大幅地减少数据传输速度且加长传输时间。

技术实现思路

1、本案公开方法，装置，系统与技术以进行管理数据传输于半导体装置，例如，通过对低速度类型数据(例如，sdr数据)的逻辑电路分开于高速度类型数据(例如，ddr数据)的逻辑电路，以增加该高速度类型数据的数据传输速度。

2、本案一实例提供一种集成电路，包括：一第一接口，接收一高速度类型数据；一第二接口，接收一低速度类型数据；一第一逻辑电路，耦接至该第一接口；一第二逻辑电路，耦接至该第二接口；以及一驱动电路，分别耦接至该第一逻辑电路与该第二逻辑电路。该驱动电路用于输出i)相关于该高速度类型数据的数据，当该第一接口接收该高速度类型数据时，与ii)相关于该低速度类型数据的数据，当该第二接口接收该低速度类型数据时。该第一接口，该第一逻辑电路与该驱动电路形成一第一数据路径以用一第一速度传输该高速度类型数据。该第二接口，该第二逻辑电路与该驱动电路形成一第二数据路径以用一第二速度传输该低速度类型数据，该第一速度高于该第二速度。

3、在某些实施例中，该第一逻辑电路与该第二逻辑电路系使得数据以较高速通过该第一逻辑电路传送，高于通过该第二逻辑电路传送。

4、在某些实施例中，该高速度类型数据包括双倍数据率(double data rate，ddr)数据而该低速度类型数据包括单倍数据率(single data rate，sdr)数据。在某些实施例中，该高速度类型数据包括四倍数据率(quad data rate，qdr)数据，而该低速度类型数据包括双倍数据率或单倍数据率(single data rate，sdr)数据。

5、在某些实施例中，该驱动电路包括：一或多个第一驱动子电路，各第一驱动子电路包括至少一第一类型晶体管；以及，一或多个第二驱动子电路，各第二驱动子电路包括至少一第二类型晶体管。该第一逻辑电路包括：一第一逻辑子电路，耦接至该一或多个第一驱动子电路；以及，一第二逻辑子电路，耦接至该一或多个第二驱动子电路。该第二逻辑电路包括：一第三逻辑子电路，耦接至该一或多个第一驱动子电路；以及，一第四逻辑子电路，耦接至该一或多个第二驱动子电路。在某些实施例中，第一类型晶体管包括p类型晶体管，而第二类型晶体管包括n类型晶体管。在本案一实施例中，集成电路可包括驱动电路与前级驱动电路。驱动电路可分类为拉高驱动电路与拉低驱动电路。拉高驱动电路可以利用pmos晶体管或nmos晶体管来达成，同样地，拉低驱动电路可以利用pmos晶体管或nmos晶体管来达成。

6、在某些实施例中，该驱动电路包括一数据输出。该一或多个第一驱动子电路耦合于一电源电压与该数据输出之间；以及，该一或多个第二驱动子电路耦合于该数据输出与一接地端之间。

7、在某些实施例中，各该一或多个第一驱动子电路包括两个第一类型晶体管，串接于该电源电压与该数据输出之间。各该第一逻辑子电路与该第三逻辑子电路耦接至各该一或多个第一驱动子电路的该两个第一类型晶体管的一个别第一类型晶体管。各该一或多个第二驱动子电路包括两个第二类型晶体管，串接于该数据输出与该接地端之间。各该第二逻辑子电路与该第四逻辑子电路耦接至各该一或多个第二驱动子电路的该两个第二类型晶体管的一个别第二类型晶体管。

8、在某些实施例中，该第二逻辑电路架构成使得，当该第一接口被选以接收该高速度类型数据时，耦接至该第三逻辑子电路的该个别第一类型晶体管与耦接至该第四逻辑子电路的该个别第二类型晶体管为导通；以及，该驱动电路输出相关于该高速度类型数据的该数据于该数据输出。该第一逻辑电路架构成使得，当该第二接口被选以接收该低速度类型数据，耦接至该第一逻辑子电路的该个别第一类型晶体管与耦接至该第二逻辑子电路的该个别第二类型晶体管为导通；以及，该驱动电路输出相关于该低速度类型数据的该数据于该数据输出。

9、在某些实施例中，该第一逻辑子电路包括一第一nand门，具有：一第一输入，接收一反相后高速度类型数据；以及，一第二输入，接收一第一控制信号。该第二逻辑子电路包括一第一nor门，具有：一第一输入，接收该反相后高速度类型数据，以及，一第二输入，接收一第二控制信号。

10、在某些实施例中，该第三逻辑子电路包括一第二nand门，该第二逻辑子电路包括一第二nor门。该第二nand门比该第一nand门多至少一个输入，而该第二nor门比该第一nor门多至少一个输入。

11、在某些实施例中，该第一控制信号与该第二控制信号执行下列至少一者i)允许输出该高速度类型数据，当该第一接口被选以接收该高速度类型数据，ii)保持耦接至该第一逻辑子电路的一个别第一类型晶体管为导通与耦接至该第二逻辑子电路的一个别第二类型晶体管为导通，当该第二接口被选以接收该低速度类型数据或当接收到一odt使能信号以使能一odt模式，或iii)保持耦接至该第三逻辑子电路的该个别第一类型晶体管为关闭与耦接至该第四逻辑子电路的该个别第二类型晶体管为关闭，当接收到一输出禁能信号以禁能该驱动电路的该数据输出。

12、在某些实施例中，该集成电路还包括：一额外nor门以及一额外反相器。该额外nor门具有：一第一输入，接收该odt使能信号；一第二输入，接收一反相后高速度类型使能信号；与一输出，输出该第一控制信号至该第一nand门的该第二输入。该额外反相器接收该额外nor门的该输出所输出的该第一控制信号并输出该第二控制信号至该第一nor门的该第二输入，该第二控制信号反相于该第一控制信号。

13、在某些实施例中，该第一逻辑子电路还包括：一第一反相器，接收该第一接口的该高速度类型数据并输出该反相后高速度类型数据至该第一nand门的该第一输入；以及，一第二反相器，包括：一输入，耦接至该第一nand门的该输出，与一输出，耦接至该个别第一类型晶体管，该个别第一类型晶体管耦接各该一或多个第一驱动子电路的该第一逻辑子电路。该第二逻辑子电路还包括：一第三反相器，接收该第一接口的该高速度类型数据并输出该反相后高速度类型数据至该第一nor门的该第一输入；以及，一第四反相器，包括：一输入，耦接至该第一nor门的该输出，以及，一输出，耦接至该个别第二类型晶体管，该个别第二类型晶体管耦接至各该一或多个第二驱动子电路的该第二逻辑子电路。

14、在某些实施例中，该第三逻辑子电路包括一or门，以及一第二nand门。该or门具有：一第一输入，接收该第二接口的该低速度类型数据；一第二输入，接收一odt使能信号；一第三输入，接收一高速度类型使能信号，以及一输出。该第二nand门具有：一第一输入，耦接至该or门的该输出；一第二输入，接收一输出使能信号；以及，一输出，耦接至一个别第一类型晶体管，该个别第一类型晶体管耦接至该一或多个第一驱动子电路的该第三逻辑子电路。该第四逻辑子电路包括：一and门以及一第二nor门。该and门具有：一第一输入，接收该第二接口的该低速度类型数据；一第二输入，接收该odt使能信号的一反相信号；一第三输入，接收该高速度类型使能信号的一反相信号；与一输出。该第二nor门具有：一第一输入，耦接至该and门的该输出；一第二输入，接收该输出使能信号的一反相信号；与一输出，耦接至一个别第二类型晶体管，该个别第二类型晶体管耦接至各该一或多个第二驱动子电路的该第四逻辑子电路。

15、在某些实施例中，该集成电路执行下列至少一个：i)允许输出该低速度类型数据，当该第二接口被选以接收该低速度类型数据，ii)保持耦接至该第三逻辑子电路的一个别第一类型晶体管为导通与耦接至该第四逻辑子电路的一个别第二类型晶体管为导通，当该第一接口被选以接收该高速度类型数据或当接收到具有高电平的该odt使能信号以使能该odt模式与该输出使能信号，或iii)保持耦接至该第三逻辑子电路的该个别第一类型晶体管为关闭与耦接至该第四逻辑子电路的该个别第二类型晶体管为关闭，当接收到该输出禁能信号以禁能该驱动电路的该数据输出。

16、在某些实施例中，该驱动电路包括：多个第一驱动子电路，并联于该电源电压与该数据输出；以及，多个第二驱动子电路，并联于该数据输出与该接地端。该第二nand门包括一第三输入，接收一第一选择信号以从该多个第一驱动子电路选择一或多个特别第一驱动子电路以数据传输。该第二nor门包括一第三输入，接收一第二选择信号以从该多个第二驱动子电路选择一或多个特别第二驱动子电路来数据传输。各该第一选择信号与各该第二选择信号相关于该驱动电路的一既定阻抗，该驱动电路的该既定阻抗根据该一或多个特别第一驱动子电路与该一或多个特别第二驱动子电路的组合。

17、在某些实施例中，这些第二驱动子电路的数量相同于这些第一驱动子电路的数量。在某些实施例中，这些第二驱动子电路的数量不同于这些第一驱动子电路的数量。

18、在某些实施例中，这些第二驱动子电路相关于这些第一驱动子电路的数量。该一或多个特别第一驱动子电路相关于该一或多个特别第二驱动子电路。在某些实施例中，该第二选择信号与该第一选择信号为反相，或者，该第一选择信号与该第二选择信号为独立控制。

19、在某些实施例中，各该一或多个第一驱动子电路包括：一第一类型晶体管耦合于该电源电压与该数据输出之间；以及，一第一nand门，具有：一第一输入耦接至该第一逻辑子电路，一第二输入耦接至该第三逻辑子电路，与一输出耦接至该第一类型晶体管。各该一或多个第二驱动子电路包括：一第二类型晶体管耦合于该数据输出与该接地端之间；以及一第一nor门，具有一第一输入耦接至该第二逻辑子电路，一第二输入耦接至该第四逻辑子电路，与一输出耦接至该第二类型晶体管。

20、在某些实施例中，该第一逻辑子电路包括：一第一反相器，反相该第一接口的该高速度类型数据；以及，一第二nand门，具有一第一输入接收该第一反相器的该反相后高速度类型数据，一第二输入接收一第一控制信号，与一输出耦接至各该一或多个第一驱动子电路的该第一nand门的该第一输入。该第二逻辑子电路包括：一第二反相器，反相该第一接口的该高速度类型数据；以及，一第二nor门，具有一第一输入接收该第二反相器的该反相后高速度类型数据，一第二输入接收一第二控制信号，与一输出耦接至各该一或多个第二驱动子电路的该第一nor门的该第一输入。该第一控制信号与该第二控制信号执行至少一者：i)允许输出该高速度类型数据，当该第一接口被选以接收该高速度类型数据，或ii)保持该第二nand门的该输出为“1”与该第二nor门的该输出为“0”，当该第二接口被选以接收该低速度类型数据或当接收到一片内端接(on die termination，odt)使能信号以使能一odt模式。

21、在某些实施例中，该集成电路还包括：一额外第一nor门，具有一第一输入以接收该odt使能信号，一第二输入以接收一反相后高速度类型使能信号，与一输出以输出该第一控制信号至该第二nand门的该第二输入；以及一额外反相器，接收该额外第一nor门的该输出的该第一控制信号并输出该第二控制信号至该第二nor门的该第二输入，该第二控制信号是反相于该第一控制信号。

22、在某些实施例中，该集成电路还包括：一额外第二nor门，具有一第一输入接收该odt使能信号，一第二输入接收一高速度类型使能信号，与一输出以输出一第三控制信号。该第三逻辑子电路包括：一第三反相器，具有一输入耦接至该额外第二nor门的该输出以接收该第三控制信号，与一输出以输出一反相后第三控制信号；一第一or门，具有一第一输入耦接至该第三反相器的该输出以接收该反相后第三控制信号，一第二输入耦接至该第二接口以接收该低速度类型数据，与一输出；以及一第一and门，具有一第一输入耦接至该第一or门的该输出，一第二输入接收一输出使能信号，与一输出耦接至各该一或多个第一驱动子电路的该第一nand门的该第二输入。该第四逻辑子电路包括：一第二and门，具有一第一输入耦接至该第二接口以接收该低速度类型数据，一第二输入耦接至该额外第二nor门的该输出以接收该第三控制信号，与一输出；以及一第二or门，具有一第一输入耦接至该第二and门的该输出，一第二输入接收该输出使能信号的一反相信号，与一输出耦接至各该一或多个第二驱动子电路的该第一nor门的该第二输入。

23、在某些实施例中，该集成电路执行下列至少一个：i)允许输出该低速度类型数据，当该第二接口被选以接收该低速度类型数据，ii)保持该第一and门的该输出为“1”与该第二or门的该输出为“0”，当该第一接口被选以接收该高速度类型数据或当接收具高电平的该odt使能信号以使能该odt模式与该输出使能信号，或iii)保持该第一and门的该输出为“0”与该第二or门的该输出为“1”，当接收一输出禁能信号禁能该驱动电路的该数据输出。

24、在某些实施例中，该驱动电路包括：多个第一驱动子电路并联耦合该电源电压与该数据输出；以及，多个第二驱动子电路并联耦合于该数据输出与该接地端。该第一and门包括一第三输入接收一第一选择信号以从该多个第一驱动子电路选择一或多个特别第一驱动子电路来数据传输。该第二or门包括一第三输入接收一第二选择信号以从该多个第二驱动子电路选择一或多个特别第二驱动子电路以该数据传输。各该第一选择信号与该第二选择信号相关于该驱动电路的一既定阻抗，与该驱动电路的该既定阻抗系根据该一或多个特别第一驱动子电路与该一或多个特别第二驱动子电路的组合。

25、本案另一实施例提供一种半导体装置，包括：一数据储存电路以储存数据；以及一数据输出电路耦接至该数据储存电路。该数据输出电路包括：一第一接口接收相关于该数据储存电路的一储存数据的一高速度类型数据；一第二接口接收该数据储存电路的该储存数据的一低速度类型数据；一第一逻辑电路耦接至该第一接口；一第二逻辑电路耦接至该第二接口；以及一驱动电路分别耦接至该第一逻辑电路与该第二逻辑电路。该驱动电路系输出i)该高速度类型数据的一相关数据，当该第一接口被选接收该高速度类型数据；与ii)该低速度类型数据的一相关数据，当该第二接口被选以接收该低速度类型数据。该第一逻辑电路与该第二逻辑电路使得数据通过该第一逻辑电路的一传输速度高于通过该第二逻辑电路的一传输速度。

26、本案又一实施例提供一种存储器装置，包括：一存储器接口；一存储器单元阵列，包括多个存储器单元以储存数据；一数据高速缓存电路耦接至该存储器单元阵列，并高速缓存该存储器单元阵列的数据；以及一数据输出缓冲器，耦接至该数据高速缓存电路，并传输从该数据高速缓存电路的一高速缓存数据至该存储器接口。该数据输出缓冲器包括：一第一数据接口，从该数据高速缓存电路接收相关于该高速缓存数据的高速度类型数据；一第二数据接口，从该数据高速缓存电路接收相关于该高速缓存数据的低速度类型数据；一第一逻辑电路耦接至该第一数据接口；一第二逻辑电路耦接至该第二数据接口；以及一驱动电路分别耦接至该第一逻辑电路与该第二逻辑电路，该驱动电路系输出i)相关于该高速度类型数据的数据，当该第一接口接收该高速度类型数据时，与ii)相关于该低速度类型数据的数据，当该第二接口接收该低速度类型数据时。该第一数据接口，该第一逻辑电路与该驱动电路系串联以形成一第一数据路径以用一第一速度传输该高速度类型数据。该第二接口，该第二逻辑电路与该驱动电路系串联以形成一第二数据路径以用一第二速度传输该低速度类型数据，该第一速度高于该第二速度。

27、在某些实施例中，该存储器接口接收一命令，该命令包括下列至少一个：信息以用于选择该第一数据接口与该第二数据接口之一以进行数据传输，或信息用于选择该驱动电路的一阻抗。

28、上述这些技术的实施包括方法，系统，电路，计算机程序产品与计算机可读取介质。在一例中，方法可执行于存储器装置内，而该方法包括该上述操作。在另一例中，此种的计算机程序产品是实施于非瞬时机器可读取介质，非瞬时机器可读取介质储存可由一或多个处理器所执行的指令。该指令使得该一或多个处理器以执行上述操作。此种的计算机可读取介质储存着指令，当被一或多个处理器所执行时，这些指令使得该一或多个处理器执行上述操作。

29、为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。