电路结构及其控制方法、存储器与流程

本公开涉及半导体，具体而言，涉及一种电路结构及其控制方法、存储器。

背景技术：

1、存储器因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。存储器通常包括多个控制线，在使用过程中，控制线易受与其相邻的布线的耦合作用的影响而被误选。

2、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、有鉴于此，本公开提供一种电路结构及其控制方法、存储器，可降低控制线被误选中的概率，提高产品良率。

2、根据本公开的一个方面，提供一种电路结构，包括：

3、第一控制线和第二控制线，所述第一控制线和所述第二控制线均沿第一方向延伸，并沿第二方向间隔排布，所述第一方向与所述第二方向相交；

4、第三控制线，位于所述第二控制线向远离所述第一控制线的一侧，且包括相互连接的第一连接线和第二连接线，所述第一连接线和所述第二连接线均沿所述第一方向延伸；

5、第四控制线，包括相互连接的第三连接线和第四连接线，所述第一连接线位于所述第二控制线与所述第三连接线之间，所述第四连接线位于所述第二控制线与所述第二连接线之间，所述第三连接线和所述第四连接线均沿所述第一方向延伸；

6、第一电路，连接所述第一控制线、所述第三控制线和所述第四控制线；

7、第二电路，连接所述第二控制线、所述第三控制线和所述第四控制线。

8、在本公开的一种示例性实施例中，所述第三控制线还包括：

9、第一子线段，所述第一子线段连接于所述第一连接线和所述第二连接线之间。

10、在本公开的一种示例性实施例中，所述第四控制线还包括：

11、第二子线段，所述第二子线段连接于所述第三连接线和所述第四连接线之间，所述第一子线段和所述第二子线段相互绝缘，且所述第一子线段在电路结构对应的布线区域内的正投影与所述第二子线段在所述布线区域内的正投影部分交叠。

12、在本公开的一种示例性实施例中，所述第一电路包括：

13、第一p型晶体管，所述第一p型晶体管的源极与所述第三控制线电连接，所述第一p型晶体管的漏极与控制信号输出端电连接，所述第一p型晶体管的控制端与所述第一控制线电连接；

14、第一n型晶体管，所述第一n型晶体管的源极接地，所述第一n型晶体管的漏极与所述控制信号输出端电连接，所述第一n型晶体管的控制端与所述第一控制线电连接；

15、第二n型晶体管，所述第二n型晶体管的源极接地，所述第二n型晶体管的漏极与所述控制信号输出端电连接，所述第二n型晶体管的控制端与所述第四控制线电连接。

16、在本公开的一种示例性实施例中，所述第二电路包括：

17、第二p型晶体管，所述第二p型晶体管的源极与所述第三控制线电连接，所述第二p型晶体管的漏极与控制信号输出端电连接，所述第二p型晶体管的控制端与所述第二控制线电连接；

18、第三n型晶体管，所述第三n型晶体管的源极接地，所述第三n型晶体管的漏极与所述控制信号输出端电连接，所述第三n型晶体管的控制端与所述第二控制线电连接；

19、第四n型晶体管，所述第四n型晶体管的源极接地，所述第四n型晶体管的漏极与所述控制信号输出端电连接，所述第四n型晶体管的控制端与所述第四控制线电连接。

20、在本公开的一种示例性实施例中，所述电路结构还包括：

21、第五控制线，位于所述第三控制线和所述第四控制线之间，且与所述第三控制线或所述第四控制线邻接，所述第五控制线包括沿所述第一方向拼接分布的第五连接线和第六连接线，所述第五连接线和所述第六连接线分布于不同层；所述第五连接线与所述第一连接线、所述第一子线段以及所述第三连接线同层分布，所述第六连接线与所述第二连接线、所述第二子线段以及所述第四连接线同层分布，所述第一子线段通过第一导电柱与所述第二连接线连接；所述第二子线段通过第二导电柱与所述第三连接线连接；或者，所述第五连接线与所述第一连接线、所述第二子线段以及所述第三连接线同层分布，所述第六连接线与所述第二连接线、所述第一子线段以及所述第四连接线同层分布，所述第一子线段通过第一导电柱与所述第一连接线连接；所述第二子线段通过第二导电柱与所述第四连接线连接；所述第六连接线通过第三导电柱与所述第五连接线连接；

22、第三电路，连接所述第三控制线、所述第四控制线和所述第五控制线。

23、在本公开的一种示例性实施例中，所述第三电路包括：

24、第三p型晶体管，所述第三p型晶体管的源极与所述第三控制线电连接，所述第三p型晶体管的漏极与控制信号输出端电连接，所述第三p型晶体管的控制端与所述第五控制线电连接；

25、第五n型晶体管，所述第五n型晶体管的源极接地，所述第五n型晶体管的漏极与所述控制信号输出端电连接，所述第五n型晶体管的控制端与所述第五控制线电连接；

26、第六n型晶体管，所述第六n型晶体管的源极接地，所述第六n型晶体管的漏极与所述控制信号输出端电连接，所述第六n型晶体管的控制端与所述第四控制线电连接。

27、根据本公开的一个方面，提供一种存储器，包括上述任意一项所述的电路结构。

28、在本公开的一种示例性实施例中，所述电路结构的第一电路包括第一控制信号输出端，所述电路结构的第二电路包括第二控制信号输出端，所述存储器还包括：

29、第一字线，与所述第一控制信号输出端电连接；

30、第二字线，与所述第二控制信号输出端电连接。

31、在本公开的一种示例性实施例中，所述存储器还包括解码电路，所述解码电路用于向所述第一控制线提供第一信号、向所述第三控制线提供第二信号，向所述第四控制线提供第三信号。

32、在本公开的一种示例性实施例中，所述存储器还包括第一存储区和第二存储区，所述第一连接线与所述第二连接线之间的第一子线段以及所述第三连接线与所述第四连接线之间的第二子线段均位于所述第一存储区和所述第二存储区之间。

33、在本公开的一种示例性实施例中，当所述电路结构包括第五控制线和第三电路时，所述第三电路包括第三控制信号输出端，所述存储器还包括：

34、第三字线，与所述第三控制信号输出端电连接。

35、根据本公开的一个方面，提供一种电路结构的控制方法，用于控制上述任意一项所述的电路结构，所述电路结构的第一电路包括第一控制信号输出端，所述第一控制信号输出端与第一字线电连接，所述控制方法包括：

36、向所述第一控制线输入第一信号；

37、向所述第三控制线输入第二信号；

38、向所述第四控制线输入第三信号；

39、根据所述第一信号、所述第二信号及所述第三信号，打开与所述第一控制信号输出端电连接的所述第一字线。

40、本公开的电路结构及其控制方法、存储器，由于第三控制线位于第二控制线向远离第一控制线的一侧，第三控制线的第一连接线位于第二控制线与第四控制线的第三连接线之间，第四控制线的第四连接线位于第二控制线与第三控制线的第二连接线之间，因此，可通过第四连接线将第二控制线与第二连接线隔开，避免第二连接线与第二控制线相邻分布，有效增加了第二控制线与第二连接线之间的距离，可减小第三控制线与第二控制线之间的耦合电容，进而减小第三控制线与第二控制线之间发生耦合的概率。在通过第一电路向第一控制线、第三控制线以及第四控制线输入信号时，可减小第二控制线与第三控制线之间的耦合作用，降低第二控制线被误选中的概率，有助于提高产品良率。

41、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。