一种三维堆叠结构及模组设备的制作方法

本发明涉及微电子，尤其涉及一种三维堆叠结构及模组设备。

背景技术：

1、随着半导体技术的发展，缩减芯片制程尺寸所花费的成本越来越难以承受。3dic(three dimensional integrated circuit，三维集成电路)堆叠技术能够在缩小芯片尺寸的同时，还能有效地增强电子产品的功能和实现特有性能，因而被逐渐加强研究和使用。

2、但是，由于物联网、人工智能、云计算和虚拟现实等技术的快速进展导致数据存储呈指数级增长。而内存和处理单元之间的大量数据交换导致相当大的延迟和能耗，形成了被称为“内存墙”的关键性能瓶颈，使得采用三维集成技术的存储产品也面临急需提高性能的难题。

技术实现思路

1、鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的三维堆叠结构及模组设备。

2、第一方面，提供一种三维堆叠结构，包括：

3、层叠设置的n个存储芯片，每个所述存储芯片均包括存储阵列和第一级放大器；

4、第一芯片，与所述n个存储芯片层叠设置；所述第一芯片包括第二级放大器，所述第二级放大器与所述第一级放大器通过垂直互连结构连接。

5、可选的，所述第一芯片还包括计算单元，所述第二级放大器与所述计算单元连接。

6、可选的，所述三维堆叠结构还包括第二芯片，所述第二芯片包括计算单元，所述第二级放大器与所述计算单元通过垂直互连结构连接。

7、可选的，所述第一芯片与所述第二芯片采用不同的工艺制备。

8、可选的，所述第一芯片还包括读写数据线和所述第二级放大器的信号处理电路。

9、可选的，所述存储芯片上设置有多个逻辑存储库，所述逻辑存储库包括多组所述存储阵列和多组所述第一级放大器；其中，所述垂直互连结构设置于所述逻辑存储库的区域内。

10、可选的，每个所述逻辑存储库划分为多个存储段，每个所述存储段中的所述第一级放大器分别通过对应的所述垂直互连结构与所述第二级放大器连接，以使各所述存储段能并行的与所述第二级放大器进行数据传输；其中，所述垂直互连结构设置于以下任一种或多种区域：所述存储阵列的边缘相邻区域、所述第一级放大器的边缘相邻区域、所述第一级放大器之间的间隙区域。

11、可选的，每个所述存储段划分为多个子段，每个所述子段中的所述第一级放大器分别通过对应的所述垂直互连结构与所述第二级放大器连接，以使各所述子段能并行的与所述第二级放大器进行数据传输；其中，所述垂直互连结构设置于以下任一种或多种区域的组合：各所述子段之间的间隙区域、所述第一级放大器之间的间隙区域。

12、可选的，所述存储芯片上设置有多个逻辑存储库，每个所述逻辑存储库包括多组所述存储阵列和多组所述第一级放大器；所述逻辑存储库划分为多个存储段，在每个所述存储段中，所述存储阵列与所述第一级放大器交替排列，并且，所述存储阵列与所述第一级放大器连接；所述第一级放大器依次通过局部数据线和所述垂直互连结构与所述第二级放大器连接。

13、第二方面，提供一种模组设备，包括第一方面任一所述的三维堆叠结构。

14、本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

15、本发明实施例提供的三维堆叠结构及模组设备，设置第一芯片与存储芯片层叠，并将第二级放大器设置于第一芯片上，避免了第二级放大器对存储芯片面积的占用，有效提高了存储芯片的集成度和存储密度。进一步，还设置第二级放大器通过垂直互连结构与存储芯片上的第一级放大器连接，消除了主数据线(mdq)，缩短了局部数据线(ldq)的长度，有效提高了数据传输效率，也提高了带宽。

16、上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

技术特征：

1.一种三维堆叠结构，其特征在于，包括：

2.如权利要求1所述的三维堆叠结构，其特征在于：

3.如权利要求1所述的三维堆叠结构，其特征在于：

4.如权利要求3所述的三维堆叠结构，其特征在于：

5.如权利要求1所述的三维堆叠结构，其特征在于，所述第一芯片还包括读写数据线和所述第二级放大器的信号处理电路。

6.如权利要求1所述的三维堆叠结构，其特征在于：

7.如权利要求6所述的三维堆叠结构，其特征在于：

8.如权利要求7所述的三维堆叠结构，其特征在于：

9.如权利要求1～8任一所述的三维堆叠结构，其特征在于：

10.一种模组设备，其特征在于，包括：权利要求1～9任一所述的三维堆叠结构。

技术总结本发明公开了一种三维堆叠结构及模组设备。该三维堆叠结构，包括：叠设置的N个存储芯片，每个所述存储芯片均包括存储阵列和第一级放大器；第一芯片，与所述N个存储芯片层叠设置；所述第一芯片包括第二级放大器，所述第二级放大器与所述第一级放大器通过垂直互连结构连接。提供了一种高带宽和高存储密度的三维堆叠结构。技术研发人员：郭一欣,拜福君受保护的技术使用者：西安紫光国芯半导体股份有限公司技术研发日：技术公布日：2024/10/10