信号生成电路、测试电路及存储器的制作方法

本公开涉及半导体，尤其涉及一种信号生成电路、测试电路及存储器。

背景技术：

1、存储器内建自测试(memory build in self test，mbist)是建立在存储器内部的测试电路，可以自己产生命令、地址、数据等信息对存储器进行测试。

2、在mbist中，根据控制器的要求，地址生成电路一般都是从0向上升序计数。然而，随着测试需求的提升，测试向量的种类需求越来越多，现有的测试电路已不能满足当前的测试需求。

技术实现思路

1、本公开提供了一种信号生成电路、测试电路及存储器，可以解决现有的测试电路中的信号生成电路无法满足测试需求的技术问题。

2、第一方面，本公开实施例提供了一种信号生成电路，包括计数电路；

3、所述计数电路包括依次级联的n+1个计数单元，其中，上一级计数单元的第一输出端连接至下一级计数单元的第一输入端，且第n+1级计数单元的第一输出端连接至第1级计数单元的第一输入端；

4、第1至第m级所述计数单元均包括一个选择器，每个所述选择器均包括第一选择信号输入端，所述n与所述m均为正整数，且3≤m＜n；

5、第1级至第n级所述计数单元被配置为：基于第1至第m级所述计数单元中的所述选择器接收到的步进选择信号，输出n位步进的计数信号；或者，基于第1至第m级所述计数单元中的所述选择器接收到的跳跃选择信号，输出n位跳跃的计数信号。

6、在一些实施方式中，所述计数信号包括第一计数信号和第二计数信号；第1至第n+1级所述计数单元均包括触发器，所述触发器包括时钟端、输入端、输出端以及反相输出端；每个所述触发器的时钟端接收同一个时钟信号；第2至第n级所述计数单元的触发器的输出端作为第2至第n级所述计数单元的第一计数信号输出端，第2至第n级所述计数单元的触发器的反相输出端作为第2至第n级所述计数单元的第二计数信号输出端；

7、第1级所述计数单元的选择器的输出端作为第1级所述计数单元的第一计数信号输出端，第1级所述计数单元的选择器的输出端对应的反相输出端作为第1级所述计数单元的第二计数信号输出端。

8、在一些实施方式中，第1级所述计数单元包括第一触发器、第一选择器以及反相器；

9、所述第一触发器的反相输出端与所述第一触发器的输入端连接，所述第一触发器的输出端与所述第一选择器的步进接收端连接；

10、所述第一选择器的跳跃接收端作为第1级所述计数单元的第一输入端，与第n+1级所述计数单元中的触发器的输出端连接；

11、所述第一选择器的输出端作为第1级所述计数单元的第一计数信号输出端，并且所述第一选择器的输出端与所述反相器的输入端连接，所述反相器的输出端作为第1级所述计数单元对应的所述第二计数信号输出端；

12、所述第一选择器的输出端还作为第1级所述计数单元的第一输出端。

13、在一些实施方式中，第2级所述计数单元包括第一异或门、第二选择器、第二触发器以及第一与门；

14、所述第一异或门的第一输入端作为第2级所述计数单元的第一输入端，所述第一异或门的第二输入端连接所述第二触发器的输出端，所述第一异或门的输出端连接所述第二选择器的步进接收端；

15、所述第二选择器的跳跃接收端连接第2级所述计数单元的第二计数信号输出端，所述第二选择器的输出端连接所述第二触发器的输入端；

16、所述第二触发器的输出端作为第2级所述计数单元的第一计数信号输出端，所述第二触发器的反相输出端作为第2级所述计数单元的第二计数信号输出端；

17、所述第一与门的第一输入端连接至第2级所述计数单元的第一输入端，所述第一与门的第二输入端连接至第2级所述计数单元的第一计数信号输出端，所述第一与门的输出端作为该计数单元的第一输出端。

18、在一些实施方式中，第3级所述计数单元包括第三选择器、第二异或门、第三触发器以及第二与门；

19、所述第三选择器的步进接收端作为第3级所述计数单元的第一输入端，所述第三选择器的跳跃接收端连接第2级所述计数单元的第一计数信号输出端；

20、所述第二异或门的第一输入端连接至所述第三选择器的输出端，所述第二异或门的第二输入端连接所述第三触发器的输出端，所述第二异或门的输出端连接所述第三触发器的输入端；

21、所述第三触发器的输出端作为第3级所述计数单元的第一计数信号输出端，所述第三触发器的反相输出端作为第3级所述计数单元的第二计数信号输出端；

22、所述第二与门的第一输入端连接所述第三选择器的输出端，所述第二与门的第二输入端连接至第三触发器的输出端，所述第二与门的输出端作为第3级所述计数单元的第一输出端。

23、在一些实施方式中，在4≤i≤n时，第i级所述计数单元包括第i异或门、第i触发器以及第i与门，i为正整数；

24、所述第i异或门的第一输入端作为第i级所述计数单元的第一输入端，所述第i异或门的第二输入端连接所述第i触发器的输出端，所述第i异或门的输出端连接所述第i触发器的输入端；

25、所述第i触发器的输出端作为第i级所述计数单元的第一计数信号输出端，所述第i触发器的反相输出端作为第i级所述计数单元的第二计数信号输出端；

26、所述第i与门的第一输入端连接第i级所述计数单元的第一输入端，所述第i与门的第二输入端连接所述第i触发器的输出端，所述第i与门的输出端作为第i级所述计数单元的第一输出端。

27、在一些实施方式中，第n+1级所述计数单元包括第n+1异或门及第n+1触发器；

28、所述第n+1异或门的第一输入端作为第n+1级所述计数单元的第一输入端，所述第n+1异或门的第二输入端连接所述第n+1触发器的输出端，所述第n+1异或门的输出端连接所述第n+1触发器的输入端，所述第n+1触发器的输出端作为第n+1级所述计数单元的第一输出端。

29、在一些实施方式中，所述m＝3，第1至第3级所述计数单元中的每个所述选择器分别被配置为：

30、在所述第一选择信号输入端接收到步进选择信号时，选择输出步进接收端接收到的信号，在所述第一选择信号输入端接收到跳跃选择信号时，选择输出跳跃接收端接收到的信号。

31、在一些实施方式中，所述信号生成电路还包括选择电路，所述选择电路包括第二选择信号输入端，所述选择电路被配置为基于所述第二选择信号输入端接收到的选择信号，输出升序或降序的第1至第n级所述计数单元输出的计数信号。

32、在一些实施方式中，所述选择电路包括n个第二选择器，每个所述第二选择器均包括升序接收端、降序接收端以及所述第二选择信号输入端；

33、第i个所述第二选择器的所述升序接收端与第i级所述计数单元对应的所述第一计数信号输出端连接，第i个所述第二选择器的所述降序接收端与第i级所述计数单元对应的所述第二计数信号输出端连接；其中，i

34、

35、在一些实施方式中，所述信号生成电路应用于存储器；

36、所述信号生成电路被配置为：基于所述第一选择信号输入端接收到的选择信号，以及所述第二选择信号输入端接收到的选择信号，选择输出第1至第n级所述计数单元输出的计数信号作为所述存储器的行地址寻址信号或列地址寻址信号。

37、第二方面，本公开实施例提供了一种测试电路，应用于存储器内建自测试，所述测试电路包括如第一方面提供的信号生成电路；

38、所述信号生成电路输出的计数信号用于作为所述存储器内建自测试的地址信号。

39、第三方面，本公开实施例提供了一种存储器，包括第二方面提供的测试电路。

40、本公开实施例提供的信号生成电路、测试电路及存储器，能够实现多种计数时序控制方式，如地址步进升序寻址、地址跳跃升序寻址等多种寻址方式，从而能够支持更多的测试向量，且方案简单易实施，对电路面积、功耗、时序的影响都很小，能够更好的满足当前存储器的测试需求。