校准电路及其控制方法、存储器装置与流程

本公开涉及半导体，涉及但不限于一种校准电路及其控制方法、存储器装置。

背景技术：

1、随着存储器装置运行速度的增加，存储器装置和存储器控制器之间接口的信号的摆动宽度普遍减小。然而，随着摆动宽度减小，在存储器装置和存储器控制器之间传输的信号可能更容易因工艺、电压和温度(pvt，process、voltage、temperature)等变化引起的阻抗失配而失真。

技术实现思路

1、鉴于此，本公开实施例提出了一种校准电路及其控制方法、存储器装置。其中，本公开实施例的一方面提供了一种校准电路，包括：校准控制电路和阻抗校准电路；其中，

2、所述校准控制电路，用于在接收到第一指示信号时或根据延时选择信号选择在某一预设时长后触发所述阻抗校准电路进入空闲状态；

3、所述阻抗校准电路，用于在空闲状态下接收到校准命令时，执行阻抗校准操作；在完成所述阻抗校准操作后，产生第二指示信号。

4、上述方案中，所述校准控制电路包括分频电路、延时选择电路以及逻辑运算电路；其中，

5、所述分频电路，用于接收参考时钟信号，并对所述参考时钟信号进行多次分频处理，生成多个不同的频率信号；

6、所述延时选择电路，接收多个所述频率信号和所述延时选择信号，用于根据所述延时选择信号选择其中一个所述频率信号作为第三指示信号输出；

7、所述逻辑运算电路，耦接所述延时选择电路，用于在接收到所述第三指示信号或所述第一指示信号时，输出校准控制信号，以触发所述阻抗校准电路进入空闲状态。

8、上述方案中，所述校准控制电路还包括锁存电路，所述锁存电路用于对所述校准控制信号进行锁存，锁存后的校准控制信号触发所述阻抗校准电路进入空闲状态。

9、上述方案中，所述延时选择电路包括数据选择器，所述数据选择器的控制输入端用于接收所述延时选择信号，所述数据选择器的多个数据输入端分别用于接收多个不同的频率信号。

10、上述方案中，所述分频电路包括级联关系为串联的多个触发器；每个所述触发器的数据输入端与数据互补输出端连接，相邻的两个触发器中前一个触发器的数据输出端与后一个触发器的时钟输入端连接，一个所述触发器的数据输出端与所述延时选择电路的一个数据输入端连接。

11、上述方案中，所述多个触发器中的首个触发器还包括复位输入端，所述复位输入端用于接收第四指示信号；

12、所述多个触发器，用于在接收到所述第四指示信号时，进行复位操作。

13、上述方案中，所述逻辑运算电路包括或门，所述或门的两个输入端分别用于接收所述第三指示信号和所述第一指示信号，所述或门的输出端输出所述校准控制信号。

14、上述方案中，所述校准控制电路，还用于在所述阻抗校准电路接收到所述校准命令时，触发所述阻抗校准电路进入忙碌状态。

15、本公开实施例的另一方面提供了一种存储器装置，包括：多个存储器芯片；每个存储器芯片均包括如本公开上述实施例中所述的校准电路；每个存储器芯片均具有信号接收端和信号发送端；所述多个存储器芯片中相邻的两个存储器芯片的信号接收端与信号发送端连接，所述多个存储器芯片的多个信号接收端与多个信号发送端形成环状拓扑结构；

16、所述信号接收端用于接收第一指示信号，所述信号发送端用于发送第二指示信号；所述第一指示信号指示当前存储器芯片的上一个存储器芯片完成阻抗校准操作，第二指示信号指示当前存储器芯片完成阻抗校准操作。

17、上述方案中，所述延时选择信号选择的某一预设时长与所述存储器芯片的数量相关。

18、上述方案中，当所述存储器芯片的数量处于不同范围时，所述延时选择信号选择的预设时长不同；

19、其中，所述不同范围对应的存储器芯片的数量越大，所述延时选择信号选择的预设时长越长。

20、上述方案中，所述存储器芯片包括动态随机存取存储器。

21、本公开实施例的再一方面提供了一种校准电路的控制方法，所述校准电路包括校准控制电路和阻抗校准电路；所述控制方法包括：

22、所述校准控制电路在接收到第一指示信号时或根据延时选择信号选择在某一预设时长后触发所述阻抗校准电路进入空闲状态；

23、所述阻抗校准电路在空闲状态下接收到校准命令时，执行阻抗校准操作；在完成所述阻抗校准操作后，产生第二指示信号。

24、上述方案中，所述校准控制电路包括分频电路、延时选择电路以及逻辑运算电路；其中，

25、所述根据延时选择信号选择在某一预设时长后触发所述阻抗校准电路进入空闲状态，包括：

26、所述分频电路接收参考时钟信号，并对所述参考时钟信号进行多次分频处理，生成多个不同的频率信号；

27、所述延时选择电路接收多个所述频率信号和所述延时选择信号，并根据所述延时选择信号选择其中一个所述频率信号作为第三指示信号输出；

28、所述逻辑运算电路在接收到所述第三指示信号或所述第一指示信号时，输出校准控制信号，以触发所述阻抗校准电路进入空闲状态。

29、上述方案中，所述方法还包括：对所述准控制信号进行锁存，锁存后的校准控制信号触发所述阻抗校准电路进入空闲状态。

30、本公开各实施例中，校准控制电路可以通过接收第一指示信号，或者通过接收延时选择信号选择在某一预设时长等多种方式，触发阻抗校准电路进入空闲状态，以使阻抗校准电路能够在接收到阻抗校准命令后及时执行阻抗校准操作；换言之，校准控制电路在未接收到第一指示信号时，可以根据存储器装置的实际情况选择适宜的某一等待时长，从而可以避免固定的等待时长而导致的下一次校准操作的滞后，进而减少存储器装置整体的校准时长，提高存储器芯片的复用能力。

技术特征：

1.一种校准电路，其特征在于，包括：校准控制电路和阻抗校准电路；其中，

2.根据权利要求1所述的校准电路，其特征在于，所述校准控制电路包括分频电路、延时选择电路以及逻辑运算电路；其中，

3.根据权利要求2所述的校准电路，其特征在于，所述校准控制电路还包括锁存电路，所述锁存电路用于对所述校准控制信号进行锁存，锁存后的校准控制信号触发所述阻抗校准电路进入空闲状态。

4.根据权利要求2所述的校准电路，其特征在于，所述延时选择电路包括数据选择器，所述数据选择器的控制输入端用于接收所述延时选择信号，所述数据选择器的多个数据输入端分别用于接收多个不同的频率信号。

5.根据权利要求2所述的校准电路，其特征在于，所述分频电路包括级联关系为串联的多个触发器；每个所述触发器的数据输入端与数据互补输出端连接，相邻的两个触发器中前一个触发器的数据输出端与后一个触发器的时钟输入端连接，一个所述触发器的数据输出端与所述延时选择电路的一个数据输入端连接。

6.根据权利要求5所述的校准电路，其特征在于，所述多个触发器中的首个触发器还包括复位输入端，所述复位输入端用于接收第四指示信号；

7.根据权利要求2所述的校准电路，其特征在于，所述逻辑运算电路包括或门，所述或门的两个输入端分别用于接收所述第三指示信号和所述第一指示信号，所述或门的输出端输出所述校准控制信号。

8.根据权利要求1所述的校准电路，其特征在于，所述校准控制电路，还用于在所述阻抗校准电路接收到所述校准命令时，触发所述阻抗校准电路进入忙碌状态。

9.一种存储器装置，其特征在于，包括：多个存储器芯片；每个存储器芯片均包括权利要求1至8中任一项所述的校准电路；每个存储器芯片均具有信号接收端和信号发送端；所述多个存储器芯片中相邻的两个存储器芯片的信号接收端与信号发送端连接，所述多个存储器芯片的多个信号接收端与多个信号发送端形成环状拓扑结构；

10.根据权利要求9所述的存储器装置，其特征在于，所述延时选择信号选择的某一预设时长与所述存储器芯片的数量相关。

11.根据权利要求10所述的存储器装置，其特征在于，当所述存储器芯片的数量处于不同范围时，所述延时选择信号选择的预设时长不同；

12.根据权利要求9所述的存储器装置，其特征在于，所述存储器芯片包括动态随机存取存储器。

13.一种校准电路的控制方法，其特征在于，所述校准电路包括校准控制电路和阻抗校准电路；所述控制方法包括：

14.根据权利要求13所述的控制方法，其特征在于，所述校准控制电路包括分频电路、延时选择电路以及逻辑运算电路；其中，

15.根据权利要求14所述的控制方法，其特征在于，所述方法还包括：对所述准控制信号进行锁存，锁存后的校准控制信号触发所述阻抗校准电路进入空闲状态。

技术总结本公开实施例提出了一种校准电路及其控制方法、存储器装置，其中，校准电路包括：校准控制电路和阻抗校准电路；其中，校准控制电路，用于在接收到第一指示信号时或根据延时选择信号选择在某一预设时长后触发阻抗校准电路进入空闲状态；阻抗校准电路，用于在空闲状态下接收到校准命令时，执行阻抗校准操作；在完成所述阻抗校准操作后，产生第二指示信号。技术研发人员：陈姝雨,田凯受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/10/10