一种芯片堆叠结构的制作方法

本发明涉及半导体集成，尤其涉及一种芯片堆叠结构。

背景技术：

1、封装按照器件互联方式来看：有引线键合，倒装，tsv，金属直接键合等，按照器件封装过程中的几何形式来看有分立器件和晶圆级，封装维度：有2d，2.5d和3d，封装技术有qfn，lga，bga，mcm，sip，fiwlp，fowlp等。

2、mems+asic的封装形式主要有芯片并排放置通过引线键合lga封装，芯片的并排放置进行引线键合的qfn封装和芯片堆叠放置的引线键合qfn，以及芯片堆叠放置通过tsv和rdl进行fowlp封装。

3、线键合适用于ku波段以下应用，tsv制作成本较高，涉及到深硅刻蚀，并排放置会使的封装后面积增大。而采用堆叠方式充分利用了高度上的空间，在适度增加厚度的同时减小封装后的横向尺寸。

技术实现思路

1、本发明的目的在于提供一种芯片堆叠结构，上下两个芯片错位堆叠在一起，通过上层芯片的信号向下引出，再将两个芯片封装，减小了封装尺寸，节省了制作成本。

2、为解决上述技术问题，本发明采用如下技术方案：

3、本发明实施例的一方面提供了一种芯片堆叠结构，所述芯片堆叠结构包括：第一芯片，所述第一芯片的底部连接有第一引出端；第二芯片，所述第二芯片的底部连接有第二引出端，所述第二引出端与所述第一引出端电连接，所述第一芯片与所述第二芯片通过第一引出端和第二引出端相互信号交互；所述第一芯片底部的无第一引出端部分与所述第二芯片的顶部连接。

4、在一些实施例中，所述芯片堆叠结构还包括容纳腔，所述第一芯片和所述第二芯片封装于所述容纳腔内，所述第一引出端和所述第二引出端贯穿所述容纳腔底部延伸设置于所述容纳腔外侧。

5、在一些实施例中，所述芯片堆叠结构还包括定位块，所述容纳腔底部与所述定位块连接，所述第一引出端和所述第二引出端在所述定位块内相互电连接，所述第一引出端和所述第二引出端贯穿所述容纳腔底部和所述定位块设置于所述定位块外侧。

6、在一些实施例中，所述第一引出端包括第一引脚、第一布线孔和第一凸点，所述第一引脚与所述第一芯片连接，所述第一布线孔的两端分别连接所述第一引脚和所述第一凸点，通过在所述第一布线孔内设置导体使所述第一引脚与所述第一凸点进行电连接。

7、在一些实施例中，所述第二引出端包括第二引脚、第二布线孔和第二凸点，所述第二引脚与所述第二芯片连接，所述第二布线孔的两端分别连接所述第二引脚和所述第二凸点，通过在所述第二布线孔内设置导体使所述第二引脚与所述第二凸点进行电连接，第一布线孔内部的导体与第二布线孔内部的导体电连接。

8、在一些实施例中，所述第二芯片的底部还连接有第三引出端，所述第三引出端包括第三引脚、第三布线孔和第三凸点，所述第三引脚与所述第二芯片连接，所述第三布线孔的两端分别连接所述第三引脚和所述第三凸点，通过在所述第三布线孔内设置导体使所述第三引脚与所述第三凸点进行电连接。

9、在一些实施例中，所述芯片堆叠结构还包括电镀孔，所述电镀孔设置于所述第一引脚和所述第一布线孔之间。

10、在一些实施例中，所述芯片堆叠结构还包括第四凸点，所述第四凸点设置于所述定位块上。

11、在一些实施例中，所述芯片堆叠结构还包括rdl连接块，所述第一芯片与所述第二芯片通过所述rdl连接块连接。

12、在一些实施例中，所述定位块采用绝缘材料。

13、根据本发明实施例的一种芯片堆叠结构，至少具有如下有益效果：将传统mems+asic的封装形式采用的tsv用电镀孔代替，上下两个芯片错位堆叠在一起，通过上层芯片的信号向下引出，再将两个芯片封装，减小了封装尺寸，节省了制作成本。

14、应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。

技术特征：

1.一种芯片堆叠结构，其特征在于，所述芯片堆叠结构包括：

2.根据权利要求1所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括容纳腔，所述第一芯片和所述第二芯片封装于所述容纳腔内，所述第一引出端和所述第二引出端贯穿所述容纳腔底部延伸设置于所述容纳腔外侧。

3.根据权利要求2所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括定位块，所述容纳腔底部与所述定位块连接，所述第一引出端和所述第二引出端在所述定位块内相互电连接，所述第一引出端和所述第二引出端贯穿所述容纳腔底部和所述定位块设置于所述定位块外侧。

4.根据权利要求3所述的芯片堆叠结构，其特征在于，所述第一引出端包括第一引脚、第一布线孔和第一凸点，所述第一引脚与所述第一芯片连接，所述第一布线孔的两端分别连接所述第一引脚和所述第一凸点，通过在所述第一布线孔内设置导体使所述第一引脚与所述第一凸点进行电连接。

5.根据权利要求4所述的芯片堆叠结构，其特征在于，所述第二引出端包括第二引脚、第二布线孔和第二凸点，所述第二引脚与所述第二芯片连接，所述第二布线孔的两端分别连接所述第二引脚和所述第二凸点，通过在所述第二布线孔内设置导体使所述第二引脚与所述第二凸点进行电连接，第一布线孔内部的导体与第二布线孔内部的导体电连接。

6.根据权利要求5所述的芯片堆叠结构，其特征在于，所述第二芯片的底部还连接有第三引出端，所述第三引出端包括第三引脚、第三布线孔和第三凸点，所述第三引脚与所述第二芯片连接，所述第三布线孔的两端分别连接所述第三引脚和所述第三凸点，通过在所述第三布线孔内设置导体使所述第三引脚与所述第三凸点进行电连接。

7.根据权利要求5所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括电镀孔，所述电镀孔设置于所述第一引脚和所述第一布线孔之间。

8.根据权利要求3所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括第四凸点，所述第四凸点设置于所述定位块上。

9.根据权利要求1所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括rdl连接块，所述第一芯片与所述第二芯片通过所述rdl连接块连接。

10.根据权利要求3所述的芯片堆叠结构，其特征在于，所述定位块采用绝缘材料。

技术总结本发明公开了一种芯片堆叠结构，涉及半导体集成技术领域，所述芯片堆叠结构包括：第一芯片，所述第一芯片的底部连接有第一引出端；第二芯片，所述第二芯片的底部连接有第二引出端，所述第二引出端与所述第一引出端电连接，所述第一芯片与所述第二芯片通过第一引出端和第二引出端相互信号交互；所述第一芯片底部的无第一引出端部分与所述第二芯片的顶部连接。本申请将传统MEMS+ASIC的封装形式采用的TSV用电镀孔代替，上下两个芯片错位堆叠在一起，通过上层芯片的信号向下引出，再将两个芯片封装，减小了封装尺寸，节省了制作成本。技术研发人员：于新元,杨云春受保护的技术使用者：赛莱克斯微系统科技（北京）有限公司技术研发日：技术公布日：2024/1/12