一种随机块存储器、数据读取方法以及相关设备与流程

本技术实施例涉及计算机领域，尤其涉及一种随机块存储器、数据读取方法以及相关设备。背景技术：：：1、现场可编程门阵列(field programmable gate array，fpga)提供了大量随机块存储器(block random access memory，bram)的硬核(core)资源，有读写接口，供用户使用。但是在bram的读操作中，读出的数据常常延迟读地址若干时钟周期。也就是说，读地址当拍和后面若干拍写入的数据，不能反映到当拍读数据(rdata)上。2、在实际应用中，常常利用fpga的查找表(lookup table，lut)资源，在bram的硬核外部搭建高速缓冲(cache)电路，通过bram与外部cache电路的信息交互，来降低延迟带来的不良影响。3、在这种情况下，bram需要与外部的cache电路交互，才能降低延迟的不良影响，算力资源消耗高。技术实现思路1、本技术实施例提供了一种随机块存储器、数据读取方法以及相关设备，其中，随机块存储器包括高速缓冲电路，通过高速缓冲电路，响应读命令，从第0拍延迟写数据至第n拍延迟写数据以及读数据中确定读命令指示的当拍读地址对应的目标数据，使得通过随机块存储器就可以降低延迟的不良影响，不需要再在外部设置高速缓冲电路，节约了算力资源。2、本技术实施例第一方面提供了一种随机块存储器，该随机块存储器包括输入端口、输出端口和高速缓冲电路，高速缓冲电路连接输入端口和输出端口。在读使能的情况下，随机块存储器通过输入端口接收读命令，该读命令指示读取当拍读地址对应的目标数据，该目标数据也可以理解为最新的读数据。高速缓冲电路基于读命令，从n+1个写数据和读数据中确定目标数据，这n+1个写数据包括第0拍延迟写数据至第n拍延迟写数据，第0拍延迟写数据即为当拍写数据，n为整数。确定出目标数据之后，输出端口能够输出目标数据，完成数据读取的过程。3、从以上技术方案可以看出，本技术实施例具有以下优点：4、随机块存储器包括高速缓冲电路，通过高速缓冲电路，响应读命令，从第0拍延迟写数据至第n拍延迟写数据以及读数据中确定读命令指示的当拍读地址对应的目标数据，使得通过随机块存储器就可以降低延迟的不良影响，不需要再在外部设置高速缓冲电路，节约了算力资源。同时，也提高了随机块存储器的集成度，提升了随机块存储器的实用性。5、在第一方面的一些可选实施例中，高速缓冲电路包括依次连接的n个第一寄存器，这n个第一寄存器中每个第一寄存器用于寄存一拍读地址，使得这个n个第一寄存器得到n拍延迟读地址，这n拍延迟读地址包括第1拍延迟读地址至第n拍延迟读地址。输入端口用于根据读命令获取当拍读地址，在本技术实施例中，当拍读地址即为0拍延迟读地址。高速缓冲电路是基于地址逐级流水比较的方式获取目标数据的，具体来说，即高速缓冲电路具体用于：若第n拍延迟读地址至第0拍延迟读地址按照降序依次与当拍写地址比较，直至第x拍延迟读地址与当拍写地址相同，则从n+1个写数据中确定目标数据为第n-x拍延迟写数据，其中，0≤x≤n，且x为整数；若当拍写地址与n+1拍延迟读地址中任意一拍延迟读地址均不相同，则确定目标数据为读数据。总结来说，高速缓冲电路从最高拍延迟读地址开始，依次与当拍写地址比较，如果出现了与当拍写地址相同的第x拍延迟读地址，那么就能确定目标数据为第n-x拍延迟写数据；如果n+1拍延迟读地址均与当拍写地址不同，则确定目标数据为读数据。6、本技术实施例中，采用地址逐级流水比较的方式获取目标数据，对n拍延迟进行n+1次比较，高速缓冲电路每次比较的是当拍写地址与某一拍延迟读地址，每比较一次就可以进行一次选择，使得高速缓冲电路具有更好的时序裕度。7、在第一方面的一些可选实施例中，还可以实现多个随机块存储器的拼接。具体来说，高速缓冲器包括选择器集合，选择器集合中的每个选择器，在读命令命中本块随机块存储器时，触发数据读取的过程。具体来说，如果随机块存储器与其他随机块存储器相连，则获取高位地址比较结果，该高位地址比较结果用于确定是否命中随机块存储器。若高位地址比较结果命中随机块存储器，且当拍读地址与随机块存储器的低位地址相同，则触发基于读命令，从n+1个写数据和读数据中确定目标数据。8、本技术实施例中，支持外部输入高位地址比较结果，能够实现多块bram的拼接，进一步提升了设备(例如芯片等)的集成度，提升了技术方案的实用性。9、在第一方面的一些可选实施例中，随机块存储器的存储单元可以具备一拍寄存输出功能，在这种情况下，对于多拍延迟的场景(即n大于1的情况)，高速缓冲电路中还会包括第二寄存器、n-1个复用寄存器、n个第一地址比较器和第二地址比较器。其中，第二寄存器，用于获取第1拍延迟写数据。n-1个复用寄存器，用于获取第2拍延迟写数据至第n拍延迟写数据，或者获取读数据。n个第一地址比较器，分别用于比较当拍写地址与第1拍延迟读地址至第n拍延迟读地址。第二地址比较器，用于比较当拍写地址与第0拍延迟读地址。选择器集合，用于根据n个第一地址比较器的比较结果和第二地址比较器的比较结果，进行数据选择，也即在第n拍延迟读地址至第0拍延迟读地址按照降序依次与当拍写地址比较，直至第x拍延迟读地址与当拍写地址相同的情况下，从n+1个写数据中确定目标数据为第n-x拍延迟写数据；在当拍写地址与n+1拍延迟读地址中任意一拍延迟读地址均不相同的情况下，确定目标数据为读数据。10、本技术实施例中，随机块存储器中的复用寄存器，既可以用于寄存从存储单元中读出的数据，也可以对写数据进行寄存，提升了寄存器的利用率，进一步节约了逻辑资源。11、在第一方面的一些可选实施例中，对于随机块存储器的存储单元具备一拍延迟寄存输出功能的多拍延迟的场景(即n大于1的情况)，选择器集合可以包括n个选择器，n个选择器包括输入选择器、复用选择器和n-2个目标选择器。高速缓冲电路中各个器件基于如下方式连接：第二寄存器连接输入端口和输入选择器，n个选择器中的任意两个相邻选择器之间通过一个复用寄存器连接，n个第一地址比较器中的n-2个第一地址比较器与n-2个目标选择器一一连接，n个第一地址比较器中的其余2个第一地址比较器与复用选择器连接，n个第一地址比较器与n个第一寄存器一一连接，n个第一地址比较器均连接输入端口，第二地址比较器连接输入端口和输入选择器。12、本技术实施例中，对于n拍延迟(n大于1)分为n+1级的比较，选择器集合中的输入选择器和目标选择器都进行二选一，复用选择器能够进行三选一，减少了选择器的数量，进一步节约了逻辑资源和功耗。13、在第一方面的一些可选实施例中，对于随机块存储器的存储单元具备一拍延迟寄存输出功能的多拍延迟的场景(即n大于1的情况)，选择器集合中可以包括n个第一选择器和第二选择器。高速缓冲电路中各个器件可以基于如下方式连接：第二寄存器连接输入端口和第二选择器，n个第一选择器中任意两个相邻第一选择器之间通过一个复用寄存器连接，且每个第一选择器连接输入端口，n个第一地址比较器分别与n个第一选择器和n个第一寄存器一一连接，n个第一地址比较器均连接输入端口，第二地址比较器连接输入端口和第二选择器。14、本技术实施例中，将n拍延迟(n大于1)分为n+1级的比较，选择器集合中的每个选择器可以比较一次，进行一次二选一，这种情况下高速缓冲电路的布线简单，降低了生产难度。同时，在多拍延迟的场景下，选择器集合中包括的选择器有不同的可能，使得高速缓冲电路具有不同的结构，可以根据实际应用的需要选择，也提升了技术方案的灵活性和可实用性。15、在第一方面的一些可选实施例中，对于随机块存储器的存储单元具备一拍寄存输出功能的1拍延迟的场景，高速缓冲电路包括：第二寄存器、第一地址比较器和第二地址比较器。第二寄存器，用于获取第1拍延迟写数据。第一地址比较器，用于比较当拍写地址与第1拍延迟读地址。第二地址比较器，用于比较当拍写地址与第0拍延迟读地址。选择器集合，用于根据第一地址比较器的比较结果和第二地址比较器的比较结果，进行数据选择，也即在当拍写地址与第1拍延迟读地址相同的情况下，确定目标数据为第0拍延迟写数据。在当拍写地址与第1拍延迟读地址不同，且当拍写地址与第0拍延迟读地址相同的情况下，确定目标数据为第1拍延迟写数据。在当拍写地址与第1拍延迟读地址和第0拍延迟读地址均不相同的情况下，确定目标数据为读数据。16、本技术实施例中，在随机块存储器具备一拍寄存输出的情况下，通过设计随机块存储器中高速缓冲电路的不仅可以实现多拍寄存功能，也可以实现一拍寄存功能，可以根据实际应用的需要设置，丰富了随机块存储器的应用场景，提升了技术方案的灵活性。17、在第一方面的一些可选实施例中，对于随机块存储器的存储单元具备一拍寄存输出功能的1拍延迟的场景，选择器集合可以包括输入输出选择器。高速缓冲电路中各个器件可以基于如下方式连接：第二寄存器连接输入端口和输入输出选择器，第一地址比较器连接输入端口、第一寄存器和输入输出选择器，第二地址比较器连接输入端口和输入输出选择器。18、本技术实施例中，通过输入输出选择器进行三选一，就能实现一拍延迟所对应的两级比较，减少了选择器的数量，进一步节约了逻辑资源和功耗。19、在第一方面的一些可选实施例中，对于随机块存储器的存储单元具备一拍寄存输出功能的1拍延迟的场景，选择器集合包括第一选择器和第二选择器；高速缓冲电路中各个器件可以基于如下方式连接：第二寄存器连接输入端口和第二选择器，第一地址比较器连接输入端口、第一寄存器和第一选择器，第二地址比较器连接输入端口和第二选择器。20、本技术实施例中，将1拍延迟分为两级比较，分别由第一选择器和第二选择器各比较一次，进行一次二选一，这种情况下高速缓冲电路的布线简单，降低了生产难度。同时，在一拍延迟的场景下，选择器集合中包括的选择器有不同的可能，使得高速缓冲电路具有不同的结构，可以根据实际应用的需要选择，也提升了技术方案的灵活性和可实用性。21、在第一方面的一些可选实施例中，随机块存储器的存储单元可以不具备寄存输出功能，在这种情况下，高速缓冲电路包括：n个复用寄存器、n个第一地址比较器、第二地址比较器。选择器集合包括n个第一选择器和第二选择器。n个复用寄存器，用于获取第1拍延迟写数据至第n拍延迟写数据，或者获取读数据。n个第一地址比较器，分别用于比较当拍写地址与第1拍延迟读地址至第n拍延迟读地址。第二地址比较器，用于比较当拍写地址与第0拍延迟读地址。选择器集合，用于根据n个第一地址比较器的比较结果和第二地址比较器的比较结果，进行数据选择，也即在第n拍延迟读地址至第0拍延迟读地址按照降序依次与当拍写地址比较，直至第x拍延迟读地址与当拍写地址相同的情况下，从n+1个写数据中确定目标数据为第n-x拍延迟写数据。在若当拍写地址与n+1拍延迟读地址中任意一拍延迟读地址均不相同的情况下，确定目标数据为读数据。22、本技术实施例中，不论随机块存储器的存储单元是否具备寄存输出功能，高速缓冲电路都可以实现在n拍延迟的情况下，选择目标数据，提升了技术方案的灵活性。同时，随机块存储器中的复用寄存器，既可以用于寄存从存储单元中输出的读数据，也可以对写数据进行寄存，提升了寄存器的利用率，进一步节约了逻辑资源。23、在第一方面的一些可选实施例中，对于随机块存储器的存储单元不具备寄存输出功能的场景，高速缓冲电路中各个器件可以基于如下方式连接：选择器集合中的任意两个相邻选择器之间通过一个复用寄存器连接，n个第一地址比较器分别与n个第一选择器和n个第一寄存器一一连接，n个第一地址比较器均连接输入端口，第二地址比较器连接输入端口和第二选择器，n个第一选择器均连接输入端口。24、本技术实施例中，在随机块存储器的存储单元不具备寄存输出功能的情况下，高速缓冲电路中各个器件的连接关系简单，电路的布线简单，降低了生产难度。25、本技术实施例第二方面提供的一种数据读取方法，该方法应用于随机块存储器，该方法包括：26、接收读命令，该读命令指示读取当拍读地址对应的目标数据。然后基于读命令，从n+1个写数据和读数据中确定目标数据，其中，n+1个写数据包括第0拍延迟写数据至第n拍延迟写数据，第0拍延迟写数据为当拍写数据，n为正整数。确定目标数据之后，随机块存储器输出目标数据。27、本技术实施例中，通过高速缓冲电路，响应读命令，从第0拍延迟写数据至第n拍延迟写数据以及读数据中确定读命令指示的当拍读地址对应的目标数据，使得通过随机块存储器就可以降低延迟的不良影响，不需要再在外部设置高速缓冲电路，节约了算力资源。同时，也提高了随机块存储器的集成度，提升了随机块存储器的实用性。28、在第二方面的一些可选实施例中，随机块存储器还可以获取当拍写地址和n+1拍延迟读地址，其中，这n+1拍延迟读地址包括第0拍至第n拍延迟读地址，第0拍延迟读地址为当拍读地址。随机块存储器从n+1个写数据和读数据中确定目标数据，具体为：在第n拍延迟读地址至第0拍延迟读地址按照降序依次与当拍写地址比较，直至第x拍延迟读地址与当拍写地址相同的情况下，从n+1个写数据中确定目标数据为第n-x拍延迟写数据，其中，0≤x≤n，且x为整数。在当拍写地址与n+1拍延迟读地址中任意一拍延迟读地址均不相同的情况下，确定目标数据为读数据。29、本技术实施例中，采用地址逐级流水比较的方式获取目标数据，高速缓冲电路每次比较的是当拍写地址与某一拍延迟读地址，每比较一次就可以进行一次选择，使得高速缓冲电路具有更好的时序裕度。30、在第二方面的一些可选实施例中，如果随机块存储器与其他随机块存储器相连，则获取高位地址比较结果，高位地址比较结果用于确定是否命中随机块存储器；31、如果高位地址比较结果命中随机块存储器，且当拍读地址与随机块存储器的低位地址相同，则触发基于读命令，从n+1个写数据和读数据中确定目标数据。32、本技术实施例中，支持外部输入高位地址比较结果，实现多块bram的拼接，进一步提升了设备(例如芯片等)的集成度，提升了技术方案的实用性。33、本技术实施例第三方面提供了一种芯片，该芯片包括第一方面的随机块存储器。34、本技术实施例第四方面提供了一种计算机设备，该计算机设备包括第一方面的随机块存储器。35、第三方面和第四方面所示的有益效果与第一方面类似，此处不再赘述。当前第1页12当前第1页12