用于先进封装MRAM存储器的测试架构的制作方法

本技术涉及半导体器件测试，具体涉及一种用于先进封装mram存储器的测试架构。

背景技术：

1、随着物联网、穿戴式电子产品的快速发展，相关行业对于一种具有高速度、大容量、非易失等性能的存储器具有迫切的需求。

2、磁性随机存储器(mram)是近年来发展起来的一种新型非易失存储器，具有高速、非易失等特性。但目前由于制造工艺的限制，单颗芯片的容量只能达到～gb(gb级)，同时也无法在晶圆上直接通过3d堆叠制造工艺技术来实现容量增加，因此限制了mram存储器在更广阔范围内的应用。通过先进封装技术(例如2.5d和3d封装技术)，将多颗裸片(die)通过平铺(2.5d封装，参见附图1)或垂直堆叠(3d封装，参见附图2)合封在一起，能够实现大容量的mram合封芯片。但是由于mram合封芯片无法实现将所包含每颗die的i/o引脚引出来，因而会对芯片的测试带来不便。如果采用有源可测试性设计(dft)电路结构，则需要在中介层(interposer)添加诸如触发器(flip-flops)，复合选择器(multiplexers)，逻辑门(logicgates)等部件，但这种方法无法在采用无源中介层(即不含任何电路功能部件或模块)的合封芯片中实施。

3、此外，合封芯片的存储控制芯片(或处理器)与mram裸片合封通过中介层进行耦合，在某些支持高宽带数据传输的应用情形下，必须被外键合(bond-out)用于测试的外部引脚的数目将会非常多，这将严重限制(占用)存储控制芯片(或处理器)在正常操作过程中可用于正常信号传输的引脚数目。

技术实现思路

1、为解决上述的包含无源中介层的2.5d/3d封装mram合封芯片在测试中存在的问题，本实用新型致力于提供一种用于先进封装mram存储器的新型测试架构。

2、本实用新型通过以下技术方案达到上述目的：

3、一种用于先进封装mram存储器的测试架构，包括：

4、中介层，其配置于封装衬底上，一侧设有用于与外部协议接口耦合的一级测试端口，另一侧设有若干用于与存储控制器和待测试mram裸片或裸片堆叠的测试引脚耦合的二级测试端口；

5、存储控制器，其位于中介层上，包括测试外壳以及边界扫描测试外壳，并通过jtag接口连接所述二级测试端口；

6、以及若干待测试mram裸片或裸片堆叠，其位于中介层上，并通过jtag接口分别连接所述二级测试端口；

7、其中，所述一级测试端口和二级测试端口，以及二级测试端口之间通过中介层中的电路互连线或连接通孔连通。

8、在一些实施例中，所述存储控制器包括ieee标准1500测试外壳，以及ieee 1149.1标准边界扫描测试外壳，具有串行和并行测试访问机制；其中ieee 1500标准测试外壳包含指令寄存器和数据寄存器；ieee 1149.1标准边界扫描测试外壳包含边界扫描指令寄存器和边界扫描数据寄存器；ieee 1149.1边界测试外壳包裹ieee 1500标准测试外壳。

9、在一些实施例中，所述的mram裸片或裸片堆叠包括toggle mram，stt-mram，voltage-assisted switching mram，sot-mram裸片、裸片堆叠或其组合。

10、在一些实施例中，所述中介层为无源中介层，所述一级测试端口和二级测试端口均具有至少四个测试引脚，包括数据输入，数据输出，测试时钟和模式选择引脚。

11、本实用新型的有益技术效果如下：

12、1)本实用新型的测试架构可以有效地解决mram合封芯片测试需要占用引脚过多的问题，有助于实现大容量mram产品的制造。

13、2)能够提高存储芯片的有效面积占用比，从而降低芯片单位制造成本。

14、3)能够实现对mram合封芯片的高效测试，从而降低测试成本。

技术特征：

1.一种用于先进封装mram存储器的测试架构，其特征在于，包括：

2.如权利要求1所述的用于先进封装mram存储器的测试架构，其特征在于，所述存储控制器包括ieee标准1500测试外壳，以及ieee 1149.1标准边界扫描测试外壳，具有串行和并行测试访问机制；其中ieee 1500标准测试外壳包含指令寄存器和数据寄存器；ieee1149.1标准边界扫描测试外壳包含边界扫描指令寄存器和边界扫描数据寄存器；ieee1149.1边界测试外壳包裹ieee 1500标准测试外壳。

3.如权利要求1所述的用于先进封装mram存储器的测试架构，其特征在于，所述的mram裸片或裸片堆叠包括toggle mram，stt-mram，voltage-assisted switching mram，sot-mram裸片、裸片堆叠或其组合。

4.如权利要求1所述的用于先进封装mram存储器的测试架构，其特征在于，所述中介层为无源中介层，所述一级测试端口和二级测试端口均具有至少四个测试引脚，包括数据输入，数据输出，测试时钟和模式选择引脚。

技术总结本技术涉及一种用于先进封装MRAM存储器的测试架构，在该测试架构中，存储控制器通过无源中介层中的连线与MRAM裸片或裸片堆叠耦合，存储控制器可以通过串行、或者并行或者混合测试机制施加测试逻辑对MRAM裸片或裸片堆叠进行测试。本技术不仅可以有效地解决MRAM合封芯片测试需要占用引脚过多的问题，有助于实现大容量MRAM产品的制造，而且能够实现提高存储芯片的有效面积占用比，从而降低芯片单位制造成本；另外，能够实现对MRAM合封芯片的高效测试，从而降低测试成本。技术研发人员：刘瑞盛,蒋信,喻涛,简红,李泽,陆园园受保护的技术使用者：普赛微科技（杭州）有限公司技术研发日：20230804技术公布日：2024/1/25