包括用于改善的字线信号时序的字线电路的存储器阵列电路和相关方法与流程

背景技术：

1、存储器阵列用于电子设备中，以存储大量数字数据，供处理设备快速访问。存储器阵列通常是以存储器行和存储器列组织的存储器位单元电路(“存储器位单元”)的二维(2d)阵列。存储器阵列被配置为具有写入存储器行中的存储器位单元以及从存储器行中的存储器位单元读取的数字数据位。存储器阵列中的存储器位单元的存储器行可以存储数据字，数据字例如可以是64、128或256位数据，并且可以包括用于错误检测和校正的附加位。在存储器读取操作中，处理电路向存储器阵列发送要读取的数据的地址，并且还提供读取操作的指示。地址的一些位用于确定要读取哪个存储器行。那些地址位可以提供给存储器阵列内的解码电路。存储器阵列包括对应于每个存储器行的字线和对应于每个存储器列的位线。读取操作包括激活耦合到存储器行中的每个存储器位单元的字线。解码电路激活与包含要读取的数据字的存储器行对应的字线。每个存储器位单元还耦合到对应的存储器列的位线。响应于存储器行的字线被激活，在存储器列的位线上生成来自存储器行的数据字的存储数据位。在位线上生成的数据位被提供给存储器阵列的输出，并发送回处理电路和/或另一个电路。在读操作期间激活字线的字线信号的任何变化都可能导致在读操作中返回不正确的数据。

2、处理电路和存储器阵列电路的操作由周期性系统时钟信号同步。系统时钟信号通常基于时钟占空比在时钟周期的一部分中处于第一时钟状态，而在时钟周期的剩余部分中处于第二时钟状态。信号可以被触发以通过系统时钟信号的边沿(例如，上升或下降的电压电平)从源传播到目的地，并且可以在另一个时钟边沿处被捕获。信号的状态可以被捕获并存储在顺序存储电路中，诸如锁存器、触发器、寄存器、位单元或其他存储器电路。要捕获的信号可以是例如由电压电平(例如，分别为vss或vdd)指示的二进制值(例如，“0”或“1”)。当接收到的信号保持稳定时，可以准确可靠地捕获信号的电压电平。此外，控制读取或写入操作的信号的变化会导致写入存储器阵列电路和从存储器阵列电路读取的数据出错。随着处理电路速度的提高，系统时钟信号的周期变得更短，留给信号稳定的时间更少。存储器阵列需要在短的时钟周期内接收和解码存储器地址，并改善时序鲁棒性。

技术实现思路

1、本文公开的示例性方面包括存储器阵列电路，包括用于改善的字线信号时序的字线电路。还公开了在存储器阵列中提供稳定字线信号的相关方法。在示例性方面，存储器存取操作，在锁存时钟信号的第一时钟状态期间，可以基于字线锁存器生成存储器阵列的存储器行中的字线上的字线信号的状态。字线锁存器接收从解码的存储器地址生成的地址解码信号。反相延迟时钟电路被配置为在第一时钟状态下从锁存时钟信号生成自定时脉冲。字线锁存器在自定时脉冲期间存储地址解码信号，并基于存储的地址解码信号生成字线信号，将字线与存储器地址的波动隔离。在一些示例中，可以从耦合到地址总线的地址捕获电路接收存储器地址。地址捕获电路可以包括直通锁存器，以最大化解码器解码存储器地址的时间。然而，存储器地址的任何波动都可以通过直通锁存器传播到地址解码信号。字线锁存器在存储器存取操作期间保持字线稳定。在这方面，最大化了用于生成更稳定的字线信号以访问存储器行的时间，并减少了存储器存取操作期间字线信号的波动。

2、本文公开的示例性方面包括存储器阵列电路，存储器阵列电路包括多个存储器行，每个存储器行包括多个存储器位单元电路以及字线，字线耦合到多个存储器位单元电路中的每个存储器位单元电路。存储器阵列电路包括反相延迟时钟电路，该反相延迟时钟电路被配置为接收包括第一时钟状态和第二时钟状态之一的锁存时钟信号，响应于接收包括第一时钟状态的锁存时钟信号而生成包括第二时钟状态的反相延迟时钟信号，以及响应于接收包括第二时钟状态的锁存时钟信而号生成包括第一时钟状态的反相延迟时钟信号。存储器阵列电路还包括多个字线锁存器电路，各自耦合到多个存储器行之一的字线，并且被配置为接收锁存时钟信号和反相延迟时钟信号，并且接收包括解码状态的地址解码信号，解码状态包括有效状态和无效状态之一。多个字线锁存器中的每一个字线锁存器进一步被配置为响应于包括第一时钟状态的锁存时钟信号和包括第一时钟状态的反相延迟时钟信号，存储接收到的地址解码信号的解码状态，并且在多个存储器行之一中的字线上生成包括地址解码信号的存储的解码状态的字线信号。多个字线锁存器电路中的每个字线锁存器电路进一步被配置为响应于包括第一时钟状态的锁存时钟信号和包括第二时钟状态的反相延迟时钟信号，在多个存储器行之一中的字线上保持包括地址解码信号的存储的解码状态的字线信号，并响应于包括第二时钟状态的锁存时钟信号，在多个存储器行之一中的字线上生成包括地址解码信号的无效状态的字线信号。

3、在示例性方面，公开了一种包括存储器阵列电路的集成电路(ic)，存储器阵列电路包括多个存储器行，每个存储器行包括多个存储器位单元电路，以及耦合到所述多个存储器位单元电路中的每个存储器位单元电路的字线。所述存储器阵列电路包括反相延迟时钟电路，被配置为接收包括第一时钟状态和第二时钟状态之一的锁存时钟信号，响应于接收到包括所述第一时钟状态的锁存时钟信号而生成包括所述第二时钟状态的反相延迟时钟信号，以及响应于接收到包括所述第二时钟状态的锁存时钟信号而生成包括所述第一时钟状态的反相延迟时钟信号。存储器阵列电路还包括多个字线锁存器电路，各自耦合到多个存储器行之一的字线，并且被配置为接收锁存时钟信号和反相延迟时钟信号，并且接收包括解码状态的地址解码信号，解码状态包括有效状态和无效状态之一。多个字线锁存器电路中的每个字线锁存器电路进一步被配置为响应于包括第一时钟状态的锁存时钟信号和包括第一时钟状态的反相延迟时钟信号，存储接收到的地址解码信号的解码状态，并在多个存储器行之一中的字线上生成包括地址解码信号的存储的解码状态的字线信号。多个字线锁存器电路中的每个字线锁存器电路进一步被配置为响应于包括第一时钟状态的锁存时钟信号和包括第二时钟状态的反相延迟时钟信号，在多个存储器行之一中的字线上将字线信号保持在地址解码信号的存储的解码状态，并响应于包括第二时钟状态的锁存时钟信号，在多个存储器行之一中的字线上生成包括地址解码信号的无效状态的字线信号。

4、在另一个示例性方面，公开了一种存储器阵列电路中的方法，存储器阵列电路包括多个存储器行，每个存储器行包括被耦合到字线的存储器位单元电路。该方法包括接收包括第一时钟状态和第二时钟状态之一的锁存时钟信号，响应于包括第二时钟状态的锁存时钟信号而生成包括第一时钟状态的反相延迟时钟信号，以及响应于包括第一时钟状态的锁存时钟信号而生成包括第二时钟状态的反相延迟时钟信号。该方法包括在多个存储器行之一中接收包括解码状态的地址解码信号，解码状态包括有效状态和无效状态之一，以及响应于包括第一时钟状态的锁存时钟信号和包括第一时钟状态的反相延迟时钟信号，存储接收到的地址解码信号的解码状态，并在多个存储器行之一中的字线上生成地址解码信号的存储的解码状态。该方法还包括，响应于包括第一时钟状态的锁存时钟信号和包括第二时钟状态的反相延迟时钟信号，在多个存储器行之一中的字线上生成地址解码信号的存储的解码状态。该方法还包括，响应于包括第二时钟状态的锁存时钟信号，在多个存储器行之一中的字线上生成地址解码信号的无效状态。