基于非易失性器件的eFuse存储电路

本发明涉及efuse存储电路，尤其是涉及一种基于非易失性器件的efuse存储电路。

背景技术：

1、基于非易失性器件的efuse存储电路基于熔断熔丝的编程方式实现，具有极高的可靠性，可作为ip集成在大型集成电路芯片中，用于存储集成电路芯片的密钥等敏感信息，在集成电路芯片设计领域得到了广泛应用。

2、现有的基于非易失性器件的efuse存储电路的一个特性是熔丝编程后物理结构已经改变，只能编程一次，不可擦除其内已写入的数据。而集成电路芯片通常具有多个功能模块，在实际使用过程中，不同的功能模块具有不同的解锁秘钥。受限于efuse存储电路的不可擦除特性，当前集成电路芯片厂家在提供不同功能模块需求时，需要分别设计存储有对应功能模块解锁密码的芯片，由此导致集成电路芯片使用者在需要使用集成电路芯片已购买的功能模块之外的其他功能模块时，需要再次去购买提供对应功能模块解锁秘钥的集成电路芯片，从而造成硬件资源的极大浪费以及使用成本的大幅度增加。

技术实现思路

1、本发明所要解决的技术问题是提供一种能够将已写入的数据擦除，应用于集成电路芯片时，集成电路芯片能够重复使用不同功能模块，从而能够节省硬件资源以及降低集成电路芯片使用成本的基于非易失性器件的efuse存储电路。

2、本发明解决上述技术问题所采用的技术方案为：一种基于非易失性器件的efuse存储电路，包括存储阵列、列译码电路、行译码电路和输出电路，所述的存储阵列包括m×n个存储单元，m×n个存储单元按照m行n列分布，m和n分别为大于等于1的整数，每个所述的存储单元均基于非易失性器件实现，当所述的efuse存储电路在初始状态时，每个存储单元的数据初始化为0，所述的efuse存储电路具有写功能和读功能，当所述的efuse存储电路实现写功能时，所述的列译码电路将外部输入的二进制列地址数据译码为n位的列地址信号发送给所述的存储阵列，所述的行译码电路将外部输入的二进制行地址数据译码为m位的行地址信号发送给所述的存储阵列，所述的存储器阵列根据收到的列地址信号和行地址信号确定对应的一个存储单元后将数据1写入该存储单元中，当所述的efuse存储电路实现读功能时，所述的行译码电路将外部输入的二进制行地址数据译码为m位的行地址信号发送给所述的存储阵列，所述的存储器阵列根据收到的行地址信号确定对应的一行存储单元后，将该行存储单元中，第1列存储单元至第n列存储单元的数据依次通过所述的输出电路输出，即第1列存储单元至第n列存储单元的数据形成一个n位二进制数据被读出，所述的efuse存储电路还包括输出控制电路和用于产生负压的负压产生电路，所述的efuse存储电路实现读功能时第1列存储单元至第n列存储单元的数据通过所述的输出控制电路传输至所述的输出电路输出，所述的efuse存储电路能够通过所述的行译码电路、所述的负压产生电路和所述的输出控制电路实现擦除功能，当所述的efuse存储电路实现擦除功能时，所述的行译码电路将二进制行地址数据译码为行地址信号发送给所述的存储阵列，所述的存储阵列根据行地址信号选中对应的一行存储单元，所述的输出控制电路将所述的负压产生电路产生的负压输出至所述的存储阵列选中的一行存储单元中，使该行存储单元中每个存储单元保存的数据均为0，实现数据擦除。

3、所述的存储阵列还包括n个pmos管，n个pmos管的源极均接入外部电源vdd，每个所述的存储单元均具有位线端、字线端和输出端，位于第j列的m个存储单元的位线端以及第j个pmos管的漏极连接，第j个pmos管的栅极为所述的存储阵列的第j位列地址信号输入端，用于接入所述的列译码电路输出的列地址信号的第j位数据，j＝1，2，…，n，位于第k行的n个存储单元的字线端连接，且其连接端为所述的存储阵列的第k位行地址信号输入端，用于接入所述的行译码电路输出的行地址信号的第k位数据，k＝1，2，…，m；位于第j列的m个存储单元的输出端连接且其连接端为所述的存储阵列的第j位输出端，用于输出n位二进制数据的第j位以及接入负压；每个所述的存储单元均包括第一nmos管和第一非易失性器件，所述的第一非易失性器件具有固定端和自由端，所述的第一nmos管的源极接地，所述的第一nmos管的栅极为所述的存储单元的字线端，所述的第一nmos管的漏极和所述的第一非易失性器件的固定端连接，所述的第一非易失性器件的自由端既作为所述的存储单元的位线端，也同时作为所述的存储单元的输出端。

4、所述的输出控制电路具有控制端、n位输入端和n位输出端，所述的输出控制电路的控制端用于接入控制信号rw，当所述的efuse存储电路实现写功能时，对于所述的输出控制电路，控制信号rw高电平有效，当所述的efuse存储电路实现读功能或擦除功能时，对于所述的输出控制电路，控制信号rw低电平有效，所述的输出控制电路的n位输入端与所述的存储阵列的第1位输出端至第n位输出端一一对应连接，所述的输出控制电路的n位输出端用于输出n位二进制数据以及接入负压，所述的输出控制电路包括第一反相器和n个nmos管，所述的第一反相器的输入端为所述的输出控制电路的控制端，所述的第一反相器的输出端和n个nmos管的栅极连接，第j个nmos管的源极为所述的输出控制电路的第j位输出端，第j个nmos管的漏极为所述的输出控制电路的第j位输入端。该输出控制电路通过第一反相器的输出端和n个nmos管的栅极并接，通过第一反相器的输出端的信号来控制n个nmos管的导通与否，在n个nmos管导通时，实现存储阵列与负压产生电路和输出电路之间的信号传输，在n个nmos管关闭时，实现存储阵列内部的数据写入，由此，在采用简单控制结构基础上，只需要设置第一反相器的输入端接入的控制信号rw为高电平或者低电平，就能够精确快速的实现存储阵列与负压产生电路和输出电路之间的信号传输。

5、所述的负压产生电路包括n个负压模块，每个所述的负压模块均包括第二反相器、第一pmos管、第二pmos管、第二nmos管、第三nmos管、第一电容、第二电容、第三电容、第四电容、第五电容、第一电阻、第二电阻、第一二极管、第二二极管和第三二极管，所述的第一pmos管的栅极和所述的第二nmos管的栅极连接，且其连接端为所述的负压模块的控制端，所述的第一pmos管的源极接入外部电源vdd，所述的第二nmos管的源极接地，所述的第一pmos管的漏极、所述的第二nmos管的漏极、所述的第一电容的一端、所述的第二电容的一端、所述的第三电容的一端和所述的第二二极管的阳极连接，所述的第二二极管的阴极、所述的第五电容的一端和所述的第二电阻的一端连接，所述的第五电容的另一端和所述的第二电阻的另一端均接地，所述的第一电容的另一端、所述的第二电容的另一端、所述的第三电容的另一端、所述的第一二极管的阴极和所述的第三二极管的阳极连接，所述的第三二极管的阴极接地，所述的第一二极管的阳极、所述的第四电容的一端、所述的第一电阻的一端、所述的第二pmos管的漏极和所述的第三nmos管的漏极连接，所述的第四电容的另一端和所述的第一电阻的另一端均接地，所述的第二pmos管的源极和所述的第三nmos管的源极连接，且其连接端为所述的负压模块的输出端，所述的第三nmos管的栅极和所述的第二反相器的输入端连接且其连接端为所述的负压模块的使能端，所述的第二反相器的输出端和所述的第二pmos管的栅极连接；n个负压模块的输出端作为所述的负压产生电路的n个输出端，所述的负压产生电路的n个输出端与所述的输出控制电路的n位输出端一一对应连接，n个负压模块的负压控制端连接，且其连接端作为所述的负压产生电路的负压控制端，用于接入负压控制信号clc，负压控制信号clc高电平有效；n个负压模块的使能端连接，且其连接端作为所述的负压产生电路的使能端，用于接入负压使能信号clc_en，负压使能信号clc_en高电平有效。该负压产生电路中，每个负压模块中，在负压控制信号clc为低电平时，电源电压vdd通过导通的第一pmos管给第一电容、第二电容和第三电容充电，因为导通的第一pmos管阻值很小，所以第一电容、第二电容和第三电容能快速存储大量电荷，此时第一电容、第二电容、第三电容与第二二极管的阳极连接的一端为高电压，与第三二极管的阳极连接的一端为低电压，当控制信号clc为高电平时，第二nmos管导通，此时第一电容、第二电容、第三电容与第二二极管的阳极连接的一端电位被快速拉低至零电位，与第三二极管的阳极连接的一端快速变为负电位，此时由地通过第一电阻或输出控制模块通过负压模块的输出端对第一电容、第二电容和第三电容进行充电，此时电流较小充电缓慢，负压持续时间长，当控制信号clc为低电平时又可循环充电，由此该负压产生电路的每个负压模块能反复产生长时间稳定的负电压供存储阵列擦除使用。

6、所述的输出电路包括n个输出单元，每个所述的输出单元均包括第三pmos管、第四pmos管、第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九pmos管、第四nmos管、第五nmos管、第六nmos管、第七nmos管、第八nmos管、第三反相器、第四反相器和第二非易失性器件，所述的第二非易失性器件具有固定端和自由端，所述的第四pmos管的源极、所述的第五pmos管的源极、所述的第六pmos管的源极和所述的第九pmos管的源极均接入电源，所述的第四pmos管的栅极、所述的第九pmos管的栅极和所述的第四反相器的输入端连接，且其连接端为所述的输出单元的使能端，所述的第四pmos管的漏极和所述的第三pmos管的源极连接，所述的第三pmos管的栅极、所述的第五nmos管的栅极、所述的第七pmos管的源极、所述的第六nmos管的源极、所述的第五pmos管的漏极、所述的第五pmos管的栅极、所述的第六pmos管的栅极、所述的第八pmos管的漏极和所述的第八nmos管的漏极连接，所述的第三pmos管的漏极、所述的第五nmos管的漏极、所述的第六pmos管的漏极、所述的第七pmos管的漏极、所述的第六nmos管的漏极、所述的第八pmos管的栅极和所述的第八nmos管的栅极连接，且其连接端为所述的输出单元的输入端，所述的第五nmos管的源极和所述的第四nmos管的漏极连接，所述的第四nmos管的栅极、所述的第四反相器的输出端和所述的第七nmos管的栅极连接，所述的第四nmos管的源极为所述的输出单元的输出端，所述的第三反相器的输入端和所述的第七pmos管的栅极连接，且其连接端为所述的输出单元的时钟端，所述的第三反相器的输出端和所述的第六nmos管的栅极连接，所述的第八nmos管的源极和所述的第七nmos管的漏极连接，所述的第八pmos管的源极和所述的第九pmos管的漏极连接，所述的第七nmos管的源极和所述的第二非易失性器件的自由端连接，所述的第二非易失性器件的固定端接地；n个输出单元的使能端连接且其连接端作为所述的输出电路的使能端，用于接入使能信号rdcnt0，rdcnt0低电平有效，n个输出单元的输入端作为所述的输出电路的n个输入端，与所述的输出控制电路的n位输出端一一对应连接，n个输出单元的输出端作为所述的输出电路的输出端，供外部读取数据，n个输出单元的时钟端连接，且其连接端作为所述的输出电路的时钟端，用于接入时钟信号clk。该输出电路的每个输出单元中，在使能信号rdcnt0为高电平时，第四pmos管和第九pmos管的栅极为高电平，使第四pmos管和第九pmos管关闭，使能信号rdcnt0通过第四反相器后的信号rdcnt1为低电平，第四nmos管和第七nmos管的栅极为低电平，使第四nmos管和第七nmos管关闭，由此阻止电流流过，减少了该电路在空闲时的功耗，另外通过第五nmos管、第三pmos管、第八nmos管和第八pmos管构成的交叉耦合的反相器，该交叉耦合的反相器通过反馈的方式使输出控制电路输出至输出单元的输出端的阻抗在输出单元的输出端呈现出高电平或者低电平供外部读取，所以该输出电路的每个输出单元都能灵敏准确的判断待读取的数据是0或1，使能功能也可降低其空闲时的功耗。

7、所述的存储阵列包括4×4个存储单元；所述的行译码电路包括第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器和6个与非门，将6个与非门分别称为第一与非门、第二与非门、第三与非门、第四与非门、第五与非门和第六与非门，所述的第一与非门和所述的第二与非门均具有第一输入端、第二输入端和输出端，所述的第三与非门、所述的第四与非门、所述的第五与非门和所述的第六与非门均具有第一输入端、第二输入端、第三输入端和输出端，所述的第一与非门的第一输入端为所述的行译码电路的第一输入端，所述的第一与非门的第二输入端和所述的第二与非门的第一输入端连接且其连接端为所述的行译码电路的输入使能端，用于接入输入使能信号cnt，输入使能信号cnt高电平有效，所述的第二与非门的第二输入端为所述的行译码电路的第二输入端，所述的行译码电路的第一输入端和第二输入端用于接入外部输入的二进制行地址数据，所述的第一与非门的输出端、所述的第五反相器的输入端、所述的第五与非门的第二输入端和所述的第六与非门的第二输入端连接，所述的第五反相器的输出端、所述的第三与非门的第一输入端和所述的第四与非门的第一输入端连接，所述的第二与非门的输出端、所述的第六反相器的输入端、所述的第四与非门的第二输入端和所述的第六与非门的第一输入端连接，所述的第六反相器的输出端、所述的第三与非门的第二输入端和所述的第五与非门的第一输入端连接，所述的第三与非门的第三输入端、所述的第四与非门的第三输入端、所述的第五与非门的第三输入端和所述的第六与非门的第三输入端连接，且其连接端为所述的行译码电路的输出使能端，用于接入输出使能信号cnr，输出使能信号cnr高电平有效，所述的第三与非门的输出端和所述的第七反相器的输入端连接，所述的第四与非门的输出端和所述的第八反相器的输入端连接，所述的第五与非门的输出端和所述的第九反相器的输入端连接，所述的第六与非门的输出端和所述的第十反相器的输入端连接，所述的第七反相器的输出端为所述的行译码电路的第一输出端，所述的第八反相器的输出端为所述的行译码电路的第二输出端，所述的第九反相器的输出端为所述的行译码电路的第三输出端，所述的第十反相器的输出端为所述的行译码电路的第四输出端，所述的行译码电路的第一输出端至第四输出端用于输出行地址信号；所述的列译码电路包括第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器和10个与非门，将10个与非门分别称为第七与非门、第八与非门、第九与非门、第十与非门、第十一与非门、第十二与非门、第十三与非门、第十四与非门、第十五与非门和第十六与非门，所述的第七与非门和所述的第八与非门均具有第一输入端、第二输入端和输出端，所述的第九与非门、所述的第十与非门、所述的第十一与非门、所述的第十二与非门、所述的第十三与非门、所述的第十四与非门、所述的第十五与非门和所述的第十六与非门均具有第一输入端、第二输入端、第三输入端和输出端，所述的第七与非门的第一输入端为所述的列译码电路的第一输入端，所述的第七与非门的第二输入端和所述的第八与非门的第一输入端连接且其连接端为所述的列译码电路的输入使能端，用于接入输入使能信号cnt，输入使能信号cnt高电平有效，所述的第八与非门的第二输入端为所述的列译码电路的第二输入端，所述的列译码电路的第一输入端和第二输入端用于接入外部输入的二进制列地址数据，所述的第七与非门的输出端、所述的第十一反相器的输入端、所述的第十一与非门的第二输入端和所述的第十二与非门的第二输入端连接，所述的第十一反相器的输出端、所述的第九与非门的第一输入端和所述的第十与非门的第一输入端连接，所述的第八与非门的输出端、所述的第十二反相器的输入端、所述的第十与非门的第二输入端和所述的第十二与非门的第一输入端连接，所述的第十二反相器的输出端、所述的第九与非门的第二输入端和所述的第十一与非门的第一输入端连接，所述的第九与非门的第三输入端、所述的第十与非门的第三输入端、所述的第十一与非门的第三输入端和所述的第十二与非门的第三输入端连接，且其连接端为所述的列译码电路的输出使能端，用于接入输出使能信号cnr，输出使能信号cnr高电平有效，所述的第九与非门的输出端和所述的第十三反相器的输入端连接，所述的第十与非门的输出端和所述的第十四反相器的输入端连接，所述的第十一与非门的输出端和所述的第十五反相器的输入端连接，所述的第十二与非门的输出端和所述的第十六反相器的输入端连接,所述的第十三反相器的输出端和所述的第十三与非门的第二输入端连接，所述的第十三与非门的输出端为所述的列译码电路的第一输出端，所述的第十四反相器的输出端和所述的第十四与非门的第二输入端连接，所述的第十四与非门的输出端为所述的列译码电路的第二输出端，所述的第十五反相器的输出端和所述的第十五与非门的第二输入端连接，所述的第十五与非门的输出端为所述的列译码电路的第三输出端，所述的第十六反相器的输出端和所述的第十六与非门的第二输入端连接，所述的第十六与非门的输出端为所述的列译码电路的第四输出端，所述的列译码电路的第一输出端至第四输出端用于输出列地址信号；所述的第十三与非门的第一输入端、所述的第十四与非门的第一输入端、所述的第十五与非门的第一输入端和所述的第十六与非门的第一输入端连接，且其连接端为所述的列译码电路的控制端，用于接入控制信号rw，对于所述的列译码电路，控制信号rw高电平有效。该列译码电路和行译码电路都是通过最小项的方法将二进制地址数据译码为地址信号，并且，因为该列译码电路中最后的输出级包括第十三与非门、第十四与非门、第十五与非门和第十六与非门，它们的第一输入端都接入控制信号rw，当控制信号rw为低电平时无论列译码电路接入的列地址数据如何变化，该列译码电路的输出端均输出高电平，所以在不是写功能的时候使存储阵列的位线都为高电平，从而避免了存储阵列的误写入。

8、与现有技术相比，本发明的优点在于通过设置输出控制电路和用于产生负压的负压产生电路，efuse存储电路实现读功能时第1列存储单元至第n列存储单元的数据通过输出控制电路传输至输出电路输出，efuse存储电路能够通过行译码电路、负压产生电路和输出控制电路实现擦除功能，当efuse存储电路实现擦除功能时，行译码电路将二进制行地址数据译码为行地址信号发送给存储阵列，存储阵列根据行地址信号选中对应的一行存储单元，输出控制电路将负压产生电路产生的负压输出至存储阵列选中的一行存储单元中，使该行存储单元中每个存储单元保存的数据均为0，实现数据擦除，由此本发明能够将已写入的数据擦除，应用于集成电路芯片时，集成电路芯片能够重复使用不同功能模块，从而能够节省硬件资源以及降低集成电路芯片使用成本。