数据接收电路、数据接收系统以及存储装置的制作方法

本公开实施例涉及半导体，特别涉及一种数据接收电路、数据接收系统以及存储装置。

背景技术：

1、在存储器应用中，随着信号传输速率越来越快，信道损耗对信号质量的影响越来越大，容易导致码间干扰，此外，存储器中的数据接收电路接收的数据信号与参考信号之间电平值的差异会影响数据接收电路对数据信号的判断，从而影响数据接收电路输出的信号的准确性。

2、目前通常利用均衡电路对信道进行补偿，均衡电路可以选择ctle(continuoustime linear equalizer，连续线性均衡电路)或dfe(decision feedback equalizer，判决反馈均衡电路)。然而，目前采用的均衡电路输出的信号的准确性有待提高，均衡电路的接收性能有待提高，且均衡电路的对数据信号的处理速度有待提高。

技术实现思路

1、本公开实施例提供一种数据接收电路、数据接收系统以及存储装置，至少有利于在提高数据接收电路的接收性能的同时提高其对数据信号的处理速度。

2、根据本公开一些实施例，本公开实施例一方面提供一种数据接收电路，包括：第一放大模块，被配置为，接收使能信号、第一反馈信号、第二反馈信号、数据信号、第一参考信号和第二参考信号，在所述使能信号具有第一电平值期间，响应于采样时钟信号并基于所述第一反馈信号，选择所述数据信号与所述第一参考信号进行第一比较并输出第一信号对作为所述第一比较的结果，或者，响应于所述采样时钟信号并基于所述第二反馈信号，选择所述数据信号与所述第二参考信号进行第二比较并输出第二信号对作为所述第二比较的结果；在所述使能信号具有第二电平值期间，响应于所述采样时钟信号进行所述第一比较并输出所述第一信号对；所述第一反馈信号与所述第二反馈信号的电平相反，所述第一信号对包括第一信号以及第二信号，所述第二信号对包括第三信号以及第四信号；其中，所述第一放大模块包括：放大单元，具有第一节点、第二节点、第三节点以及第四节点，所述第一节点输出所述第一信号，所述第二节点输出所述第二信号，所述第三节点输出所述第三信号，所述第四节点输出所述第四信号，被配置为，接收所述数据信号、所述第一参考信号以及所述第二参考信号；第一nmos管以及第二nmos管，所述第一nmos管的一端连接所述第一节点，所述第一nmos管的另一端连接所述第二nmos管的一端，所述第二nmos管的另一端连接所述第二节点，所述第一nmos管与所述第二nmos管中一者的栅极接收第一互补反馈信号，另一者的栅极接收所述使能信号，所述第一互补反馈信号与所述第一反馈信号的电平相反；第三nmos管以及第四nmos管，所述第三nmos管的一端连接所述第三节点，所述第三nmos管的另一端与所述第四nmos管的一端连接，所述第四nmos管的另一端连接所述第四节点，所述第三nmos管与所述第四nmos管中一者的栅极接收第二互补反馈信号，另一者的栅极接收所述使能信号，所述第二互补反馈信号与所述第二反馈信号的电平相反；第二放大模块，被配置为，接收所述第一放大模块的输出信号作为输入信号对，对所述输入信号对的电压差进行放大处理，并输出第一输出信号和第二输出信号作为所述放大处理的结果。

3、在一些实施例中，所述第一放大模块还包括：第五nmos管以及第六nmos管，所述第五nmos管的一端连接所述第一节点，所述第五nmos管的另一端连接所述第六nmos管的一端，所述第六nmos管的另一端连接所述第二节点，所述第五nmos管与所述第六nmos管中一者的栅极接收所述第一互补反馈信号，另一者的栅极接收所述使能信号。

4、在一些实施例中，所述第一nmos管的栅极接收所述使能信号，所述第二nmos管的栅极接收所述第一互补反馈信号，其中，所述第一nmos管的沟道宽度大于所述第二nmos管的沟道宽度；所述第五nmos管的栅极接收所述第一互补反馈信号，所述第六nmos管的栅极接收所述使能信号，其中，所述第五nmos管的沟道宽度小于所述第六nmos管的沟道宽度。

5、在一些实施例中，所述第五nmos管的沟道宽度等于所述第二nmos管的沟道宽度；所述第六nmos管的沟道宽度等于所述第一nmos管的沟道宽度；所述第一nmos管的沟道长度、所述第二nmos管的沟道长度、所述第五nmos管的沟道长度和所述第六nmos管的沟道长度均相等。

6、在一些实施例中，所述第一放大模块还包括：第七nmos管以及第八nmos管，所述第七nmos管的一端连接所述第三节点，所述第七nmos管的另一端连接所述第八nmos管的一端，所述第八nmos管的另一端连接所述第四节点，所述第七nmos管与所述第八nmos管中一者的栅极接收所述第二互补反馈信号，另一者的栅极接收所述使能信号。

7、在一些实施例中，所述第三nmos管的栅极接收所述使能信号，所述第四nmos管的栅极接收所述第二互补反馈信号，其中，所述第三nmos管的沟道宽度大于所述第四nmos管的沟道宽度；所述第七nmos管的栅极接收所述第二互补反馈信号，所述第八nmos管的栅极接收所述使能信号，其中，所述第七nmos管的沟道宽度小于所述第八nmos管的沟道宽度。

8、在一些实施例中，所述第七nmos管的沟道宽度等于所述第四nmos管的沟道宽度；所述第八nmos管的沟道宽度等于所述第三nmos管的沟道宽度；所述第三nmos管的沟道长度、所述第四nmos管的沟道长度、所述第七nmos管的沟道长度和所述第八nmos管的沟道长度均相等。

9、在一些实施例中，所述采样时钟信号包括第一采样时钟信号和第二采样时钟信号；所述放大单元包括：第一比较电路，具有所述第一节点和所述第二节点，被配置为，接收所述数据信号以及所述第一参考信号并响应于所述第一采样时钟信号进行所述第一比较；时钟产生电路，被配置为，接收所述使能信号以及原始采样时钟信号，并输出所述第二采样时钟信号，其中，在所述使能信号具有所述第一电平值期间，所述第二采样时钟信号的相位与所述原始采样时钟信号的相位相反，在所述使能信号具有所述第二电平值期间，所述第二采样时钟信号为逻辑高电平信号；第二比较电路，具有所述第三节点和所述第四节点，被配置为，接收所述数据信号以及所述第二参考信号，并在所述使能信号具有所述第一电平值期间，响应于所述第二采样时钟信号进行所述第二比较；在所述使能信号具有所述第二电平值期间导通所述第三节点与地端之间的连接路径，并导通所述第四节点与地端之间的连接路径。

10、在一些实施例中，所述第一比较电路包括：第一电流源，被配置为，连接在电源节点与第五节点之间，响应于所述第一采样时钟信号向所述第五节点提供电流；第一比较单元，连接所述第一节点、所述第二节点以及所述第五节点，被配置为，接收所述数据信号以及所述第一参考信号，当所述第一电流源向所述第五节点提供电流时进行所述第一比较，并输出所述第一信号和所述第二信号；第一复位单元，连接所述第一节点以及所述第二节点，被配置为，响应于所述第一采样时钟信号对所述第一节点和所述第二节点进行复位；所述第二比较电路包括：第二电流源，被配置为，连接在电源节点与第六节点之间，响应于所述第二采样时钟信号向所述第六节点提供电流；第二比较单元，连接所述第三节点、所述第四节点以及所述第六节点，被配置为，接收所述数据信号以及所述第二参考信号，当所述第二电流源向所述第六节点提供电流时进行所述第二比较，并输出所述第三信号和所述第四信号；第二复位单元，连接在所述第三节点与所述第四节点之间，被配置为，响应于所述第二采样时钟信号对所述第三节点和所述第四节点进行复位。

11、在一些实施例中，所述第一电流源包括：第一pmos管，连接在所述电源节点与所述第五节点之间，所述第一pmos管的栅极接收所述第一采样时钟信号；所述第二电流源包括：第二pmos管，连接在所述电源节点与所述第六节点之间，所述第二pmos管的栅极接收所述第二采样时钟信号。

12、在一些实施例中，所述第一比较单元包括：第三pmos管，连接在所述第一节点与所述第五节点之间，所述第三pmos管的栅极接收所述数据信号；第四pmos管，连接在所述第二节点与所述第五节点之间，所述第四pmos管的栅极接收所述第一参考信号；所述第二比较单元包括：第五pmos管，连接在所述第三节点与所述第六节点之间，所述第五pmos管的栅极接收所述数据信号；第六pmos管，连接在所述第四节点与所述第六节点之间，所述第六pmos管的栅极接收所述第二参考信号。

13、在一些实施例中，所述第一复位单元包括：第九nmos管，连接在所述第一节点与地端之间，栅极接收所述第一采样时钟信号；第十nmos管，连接在所述第二节点与所述地端之间，栅极接收所述第一采样时钟信号；所述第二复位单元包括：第十一nmos管，连接在所述第三节点与地端之间，栅极接收所述第二采样时钟信号；第十二nmos管，连接在所述第四节点与地端之间，栅极接收所述第二采样时钟信号。

14、在一些实施例中，所述时钟产生电路包括：第一与非门电路，所述第一与非门电路的一输入端接收所述原始采样时钟信号，另一输入端连接电源节点，输出端输出所述第一采样时钟信号。

15、在一些实施例中，所述时钟产生电路包括：第二与非门电路，所述第二与非门电路的一输入端接收所述原始采样时钟信号，另一输入端接收所述使能信号，输出端输出所述第二采样时钟信号。

16、在一些实施例中，所述第二放大模块包括：第一输入单元，连接第七节点和第八节点，被配置为，接收所述第一信号对并进行第三比较，并分别向所述第七节点和所述第八节点提供信号作为所述第三比较的结果；第二输入单元，连接所述第七节点和所述第八节点，被配置为，接收所述第二信号对并进行第四比较，并分别向所述第七节点和所述第八节点提供信号作为所述第四比较的结果；锁存单元，连接所述第七节点和所述第八节点，被配置为，对所述第七节点的信号以及所述第八节点的信号进行放大并锁存，并分别通过第一输出节点和第二输出节点输出所述第一输出信号和所述第二输出信号。

17、在一些实施例中，所述第一输入单元包括：第十三nmos管，所述第十三nmos管的漏极连接所述第七节点，源极连接地端，栅极接收所述第一信号；第十四nmos管，所述第十四nmos管的漏极连接所述第八节点，源极连接地端，栅极接收所述第二信号；所述第二输入单元包括：第十五nmos管，所述第十五nmos管的漏极连接所述第七节点，源极连接地端，栅极接收所述第三信号；第十六nmos管，所述第十六nmos管的漏极连接所述第八节点，源极连接地端，栅极接收所述第四信号。

18、在一些实施例中，所述锁存单元包括：第十七nmos管以及第七pmos管，所述第十七nmos管的栅极以及所述第七pmos管的栅极均连接所述第二输出节点，所述第十七nmos管的源极连接所述第七节点，所述第十七nmos管的漏极以及所述第七pmos管的漏极均连接所述第一输出节点，所述第七pmos管的源极连接电源节点；第十八nmos管以及第八pmos管，所述第十八nmos管的栅极以及所述第八pmos管的栅极均连接所述第一输出节点，所述第十八nmos管的源极连接所述第八节点，所述第十八nmos管的漏极以及所述第八pmos管的漏极均连接所述第二输出节点，所述第八pmos管的源极连接所述电源节点。

19、在一些实施例中，所述第二放大模块还包括：第三复位单元，连接在电源节点与所述锁存单元的输出端之间，被配置为，对所述锁存单元的输出端进行复位。

20、在一些实施例中，所述第三复位单元包括：第十三九pmos管，连接在所述第一输出节点与电源节点之间，所述第九十三pmos管的栅极接收原始采样时钟信号；第十四pmos管，连接在所述第二输出节点与所述电源节点之间，所述第十四pmos管的栅极接收所述原始采样时钟信号。

21、在一些实施例中，所述数据接收电路还包括：第一反相电路，被配置为，接收所述第一反馈信号，并输出所述第一互补反馈信号；第二反相电路，被配置为，接收所述第二反馈信号，并输出所述第二互补反馈信号。

22、在一些实施例中，所述第一反相电路包括第一反相器；所述第二反相电路包括第二反相器。

23、在一些实施例中，所述第一反相电路包括第三与非门，所述第三与非门的两个输入端分别接收所述第一反馈信号以及所述使能信号，输出端输出所述第一互补反馈信号；所述第二反相电路包括第四与非门，所述第四与非门的两个输入端分别接收所述第二反馈信号以及所述使能信号，输出端输出所述第二互补反馈信号。

24、根据本公开一些实施例，本公开实施例另一方面还提供一种数据接收系统，包括：多个级联的数据传输电路，每一所述数据传输电路包括如前述任一项所述的数据接收电路以及与所述数据接收电路连接的锁存电路；上一级所述数据传输电路的输出信号作为下一级所述数据传输电路的所述反馈信号；最后一级所述数据传输电路的输出信号作为第一级所述数据传输电路的所述反馈信号。

25、在一些实施例中，所述数据接收电路响应于采样时钟信号接收数据；且所述数据接收系统包括4个级联的所述数据传输电路，相邻级的所述数据接收电路的所述采样时钟信号的相位差为90°。

26、在一些实施例中，前一级的所述数据接收电路的所述第二放大模块输出的所述第一输出信号和所述第二输出信号作为后一级所述数据接收电路的所述反馈信号；或者，前一级的所述锁存电路输出的信号作为后一级所述数据接收电路的所述反馈信号。

27、根据本公开一些实施例，本公开实施例又一方面还提供一种存储装置，包括：多个数据端口；多个如前述任一项所述的数据接收系统，每一所述数据接收系统与一所述数据端口相对应。

28、本公开实施例提供的技术方案至少具有以下优点：

29、第一放大模块在接收数据信号、第一参考信号和第二参考信号的同时，还可以利用第一nmos管和第二nmos管接收使能信号和第一互补反馈信号以控制第一节点和第二节点的电位，以及利用第三nmos管和第四nmos管接收使能信号和第二互补反馈信号以控制第三节点和第四节点的电位。具体的，在使能信号处于第一电平值期间时，第一nmos管和第二nmos管中的一者以及第三nmos管和第四nmos管中的一者基于使能信号导通，第一nmos管和第二nmos管中的另一者响应于第一互补反馈信号导通或关断，第三nmos管和第四nmos管中的另一者响应于第二互补反馈信号导通或关断。由于第一反馈信号与第二反馈信号的电平相反，第一互补反馈信号与第一反馈信号的电平相反，第二互补反馈信号与第二反馈信号的电平相反，则第一互补反馈信号与第二互补反馈信号的电平相反，则在使能信号处于第一电平值期间时，上述第一nmos管和第二nmos管中的另一者以及第三nmos管和第四nmos管中的另一者择一导通，另一者关断，使得第一放大模块响应于采样时钟信号可以选择性进行第一比较还是第二比较，以使输出的第一信号对和第二信号对中的一者有效，另一者无效，以降低接收的数据信号的码间干扰对数据接收电路的影响，而且第一放大模块中只是进行第一比较的电路和进行第二比较的电路中的一者处于工作状态，另一者可以处于非工作状态，有利于降低数据接收电路的功耗。而且，由于nmos管的导通电阻远小于相同条件下的pmos管的导通电阻，则相较于pmos管，第一放大模块中的第一nmos管、第二nmos管、第三nmos管和第四nmos管响应于各自栅极接收的信号导通或关断的速度更快，更容易使得第一放大模块在同一时刻只进行第一比较和第二比较中的一者，以提高第一放大模块对数据信号的处理效果和处理速度。如此，有利于在提高数据接收电路的接收性能的同时提高其对数据信号的处理速度。

30、此外，在使能信号处于第二电平值期间时，第一放大模块响应于采样时钟信号仅进行第一比较，固定输出有效的第一信号对，此时第一放大模块中用于输出第二信号对的电路可以处于非工作状态，有利于进一步降低数据接收电路的功耗。