非易失性存储器设备以及对应的操作方法与流程

本说明书涉及一种用于非易失性存储器(nvm)的行解码电路架构。

背景技术：

1、本领域已知的非易失性存储器包括所谓的嵌入式相变存储器(epcm)。美国专利号10593400b2是这样的已知存储器设备的示例，并且其以其整体在此通过引用并入本文。

2、以已知的方式，存储器单元被布置在由字线(wl)形成的行和由位线(bl)形成的列中的存储器阵列中。每个存储器单元包括相变元件和选择器元件。选择器元件可以包括金属氧化物半导体场效应晶体管(简称mosfet或mos晶体管)，或者，更常见地，可以包括与相变元件串联电耦合的双极结型晶体管(bjt)，以实现编程电流或读取电流的选择性通过。在bjt类型的选择器元件(在本描述中也被称为“bjt选择器”)，相变元件被耦合在bjt选择器的发射极端子(在示例中是pnp类型)和相应位线之间。附加地，bjt选择器的基极端子与相应字线电耦合。同一行的存储器单元的bjt选择器的基极端子与同一字线耦合，并且同一列的存储器单元的相变元件耦合到同一位线。bjt选择器的基极端子耦合到参考端子，并且被设置为参考电压(例如接地参考电压gnd)。当存储器单元必须被访问时(例如，在读取操作或写入操作中)，与相应bjt选择器耦合的字线被驱动到低电压(例如，接地电压)，并且与相应相变元件耦合的位线被驱动到正电压。由于电流借助bjt选择器的基极端子传导，当字线被选择(例如，驱动到低电压)时，电流流过字线本身并流过驱动该字线的缓冲器电路。

3、字线和位线分别由行解码器(或字线解码器)和列解码器(或位线解码器)驱动。非易失性存储器中的行解码器和列解码器的架构在提供高性能(例如，高写入速度和/或读取速度)方面发挥着作用。通常，为了实现bjt注入电流的字线选择，字线解码器的驱动能力是相关的设计参数。尽管电阻-电容(rc)负载沿字线分布，但是目标是快速选择读取，以及解码器电路本身的低面积。

4、为了改进行解码器的性能，在使用bjt选择器的epcm的情况下，解码器通常分布在瓦片层级处(例如，瓦片周围)。然而，解码器在瓦片层级的分布对解码器电路的面积和速度施加了一定的约束，并且分别依赖于在读取操作和写入操作期间利用两个不同的电压域。具体地，读取操作可以使用0v至约1.6v范围内的驱动电压来执行，而写入操作可以使用0v至约4.5v范围内的驱动电压来执行，在某些情况下甚至可以在有限的时间内使用高达约5.5v的驱动电压来执行。

5、在某些架构中，仅两个类型(或“特点”)的mos晶体管可用于实现行解码器。这些类型的晶体管在本文中被指示为晶体管go1(具有薄氧化物并且因此操作电压约为0.9v)和晶体管go3(具有厚氧化物，并且因此操作电压约为3.6v)。晶体管go1通常比晶体管go3快。但是，这些架构可能需要将驱动电压提升至3.6v来实现快速传播。

6、因此，针对非易失性存储器，提供具有高速、低面积和低功耗的改进的行解码器架构将是有益的。

技术实现思路

1、一个或多个实施例有助于提供改进的行解码器架构。

2、根据一个或多个实施例，这样的改进的行解码器架构可以通过具有所附权利要求中阐述的特征的存储器设备来实现。

3、一个或多个实施例可以涉及操作存储器设备的对应方法。

4、根据本说明书的第一方面，非易失性存储器设备包括至少一个存储器扇区。每个存储器扇区包括被水平布置的多个瓦片。多个瓦片中的每个瓦片包括被布置在水平延伸的字线和竖直延伸的位线的阵列中的多个存储器单元。同一行的存储器单元被耦合到同一字线，并且同一列的存储器单元被耦合到同一位线。存储器设备包括预解码器，预解码器被配置为接收经编码的地址信号集，并且包括组合电路，组合电路被配置为根据经编码的地址信号产生预解码信号。预解码信号的值的组合标识至少一个存储器扇区内的一个字线。存储器设备包括被布置为与至少一个存储器扇区的多个瓦片对齐的中央行解码器。中央行解码器被配置为接收预解码信号，并且处理预解码信号以产生电平移位上拉驱动信号和电平移位下拉驱动信号，从而将字线驱动到被选择的状态或未被选择的状态。存储器设备包括被布置在多个瓦片的每个瓦片的第一侧上的第一缓冲器电路的相应第一集。第一缓冲器电路中的每一个被耦合到瓦片的相应字线，并且被配置为：接收电平移位上拉驱动信号中的电平移位上拉驱动信号，接收电平移位下拉驱动信号中的电平移位下拉驱动信号；以及根据所接收到的电平移位上拉驱动信号和电平移位下拉驱动信号的值，选择性地上拉或下拉相应字线。存储器设备包括被布置在多个瓦片中的每个瓦片中的第二侧(例如，与第一侧相对)上的第二缓冲器电路的相应第二集。第二缓冲器电路中的每一个被耦合到瓦片的相应字线，并且被配置为：接收电平移位下拉驱动信号中的电平移位下拉驱动信号，；以及根据所接收到的电平移位下拉驱动信号的值，选择性地下拉相应字线。预解码信号在0v至约0.9v的电压范围内，并且电平移位上拉驱动信号和电平移位下拉驱动信号在0v至至少一个存储器扇区的瓦片电源电压的范围内。

5、一个或多个实施例因此可以提供以高速操作、占用低面积并且具有低功耗的行解码器架构。

6、在一个或多个实施例中，第一缓冲器电路中的每一个包括上拉p沟道mos晶体管和p沟道级联晶体管，其电流路径被串联布置在提供瓦片电源电压的瓦片电源电压节点与第一缓冲器电路的相应字线之间。上拉p沟道mos晶体管的栅极端子接收电平移位上拉驱动信号，并且p沟道级联晶体管的栅极端子接收上拉级联控制信号。第一缓冲器电路中的每一个包括下拉n沟道mos晶体管和n沟道级联晶体管，其电流路径被串联布置在第一缓冲器电路的相应字线与提供接地电压的接地电压节点之间。下拉n沟道mos晶体管的栅极端子接收电平移位下拉驱动信号，并且n沟道级联晶体管的栅极端子接收下拉级联控制信号。第二缓冲器电路中的每一个包括另一个下拉n沟道mos晶体管和另一个n沟道级联晶体管，其电流路径被串联布置在第二缓冲器电路的相应字线与接地电压节点之间。另一个下拉n沟道mos晶体管的栅极端子接收电平移位下拉驱动信号，并且另一个n沟道级联晶体管的栅极端子接收下拉级联控制信号。

7、在一个或多个实施例中，在读取操作期间，瓦片电源电压被设置为1.5v至1.8v范围内的值，下拉级联控制信号被设置为与瓦片电源电压相等的值，上拉级联控制信号被设置为与接地电压相等的值，电平移位下拉驱动信号被设置为与瓦片电源电压相等的值来选择相应字线或者被设置为与接地电压相等的值来取消选择相应字线，并且电平移位上拉驱动信号被设置为与从瓦片电源电压减去阈值相等的值来选择相应字线或者被设置为与接地电压相等的值来取消选择相应字线。在写入操作期间，瓦片电源电压被设置为3.5v至4.5v范围内的值，下拉级联控制信号被设置为与瓦片电源电压的一半相等的值，上拉级联控制信号被设置为与瓦片电源电压的一半相等的值，电平移位下拉驱动信号被设置为与瓦片电源电压的一半相等的值来选择相应字线或者被设置为与接地电压相等的值来取消选择相应字线，并且电平移位上拉驱动信号被设置为与从瓦片电源电压减去阈值相等的值来选择相应字线或者被设置为与瓦片电源电压的一半相等的值来取消选择相应字线。

8、在一个或多个实施例中，瓦片电源电压、上拉级联码控制信号和下拉级联控制信号在至少一个存储器扇区内竖直路由。电平移位下拉驱动信号在至少一个存储器扇区内朝向驱动相同字线的第一缓冲器电路和第二缓冲器电路而被水平路由。电平移位上拉驱动信号在至少一个存储器扇区内朝向驱动字线组的第一缓冲器电路组而被竖直和水平路由。

9、在一个或多个实施例中，第一缓冲器电路的第一集中的第一缓冲器电路至少被布置在第一子集和第二子集中。第一子集和第二子集在竖直方向上是空间连续的。第一子集中的第一缓冲器电路接收相同的电平移位上拉驱动信号，并且被配置为驱动瓦片的字线(例如，偶数字线)的相应第一字线子集。第二子集中的第一缓冲器电路接收与第一子集中的第一缓冲器电路所接收到的电平移位上拉驱动信号不同的电平移位上拉驱动信号，并且被配置为驱动瓦片的相应第二字线子集(例如，奇数字线)。第一子集的字线与第二子集的字线交错。

10、在一个或多个实施例中，中央行解码器包括多个上拉驱动器电路。上拉驱动器电路中的每一个被配置为接收相应的第一预解码信号、相应的第二预解码信号和相应的第三预解码信号。上拉驱动器电路中的每一个包括电平移位nand逻辑门，其被配置为接收相应的第一预解码信号、相应的第二预解码信号和相应的第三预解码信号作为输入，以断言和取消断言相应的上拉控制信号。上拉驱动器电路中的每一个被配置为如下地产生相应的电平移位上拉驱动信号：响应于相应的上拉控制信号被取消断言而向每个上拉驱动器电路的输出传递上拉偏置电压，并且响应于相应上拉控制信号被断言而传递经移位的接地电压。

11、在一个或多个实施例中，中央行解码器包括多个下拉驱动器电路。上拉驱动器电路中的每一个被配置为接收相应的第一预解码信号、相应的第二预解码信号和相应的第三预解码信号。上拉驱动器电路中的每一个包括电平移位nand逻辑门，其被配置为接收相应的第一预解码信号、相应的第二预解码信号和相应的第三预解码信号作为输入，以断言和取消断言相应的下拉控制信号。上拉驱动器电路中的每一个包括多个缓冲布置。缓冲布置中的每一个被配置为接收相应的下拉控制信号、相应的第四预解码信号和第四预解码信号的互补作为输入。缓冲布置中的每一个被配置为如下地产生相应的电平移位下拉驱动信号：响应于相应的下拉控制信号被取消断言，向每个缓冲器布置的输出传递相应的第四预解码信号，并且响应于相应下拉控制信号被断言或者第四预解码信号的互补被断言而传递接地电压，产生相应的电平移位下拉驱动信号。

12、根据本说明书的另一方面，操作非易失性存储器设备的方法包括：

13、在预解码器处接收经编码的地址信号集，并且根据经编码的地址信号产生预解码信号，其中预解码信号在0v至约0.9v的电压范围内，并且预解码信号的值的组合标识至少一个存储器扇区内的一个字线；

14、在中央行解码器处接收预解码信号，并且处理预解码信号，以产生电平移位上拉驱动信号和电平移位下拉驱动信号，从而将字线驱动到被选择的状态或未被选择的状态，其中电平移位上拉驱动信号和电平移位下拉驱动信号在0v至至少一个存储器扇区的瓦片电源电压的范围内；

15、在第一缓冲器电路中的每一个处，接收电平移位上拉驱动信号中的电平移位上拉驱动信号，并且接收电平移位下拉驱动信号中的电平移位下拉驱动信号；

16、经由第一缓冲器电路中的每一个，根据在第一缓冲器电路中的每一个处所接收到的电平移位上拉驱动信号和电平移位下拉驱动信号的值，选择性地上拉或下拉相应字线；

17、在第二缓冲器电路中的每一个处，接收电平移位下拉驱动信号中的电平移位下拉驱动信号；

18、经由第二缓冲器电路中的每一个，根据在第二缓冲器电路中的每一个处所接收到的电平移位下拉驱动信号的值，选择性地下拉相应字线。