基于可变阻值电阻的FPGA用非易失性DFF的制作方法

本发明涉及一种非易失性dff，尤其是一种基于可变阻值电阻的fpga用非易失性dff。

背景技术：

1、fpga(field programmable gate array，现场可编程逻辑门阵列)是一种硬件可编程逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。

2、对采用常规的易失性sram型的fpga，当dff(d类触发器)掉电时，存在dff内信息丢失、可靠性较低的问题，难以应用在航天航空等由于粒子干扰或者总剂量效应需要经常重启的领域。

3、目前，基于flash技术实现的非易失性dff解决了上述的难点，但是由于flash工艺需要高压器件来实现擦除和编程电路，因此，基于flash技术的fpga很难与最先进的cmos工艺兼容，尺寸很难做到40nm以下；此外，flash的写入操作需要10μs～1ms的时间，时间较长，写入效率低。。

技术实现思路

1、本发明的目的是克服现有技术中存在的不足，提供一种基于可变阻值电阻的fpga用非易失性dff，其基于可变阻值电阻实现非易失性dff，与现有cmos工艺兼容，降低写入的时间。

2、按照本发明提供的技术方案，一种基于可变阻值电阻的fpga用非易失性dff，所述非易失性dff包括：

3、dff功能单元体，包括锁存单元以及与所述锁存单元适配连接的可变阻值电阻单元，所述锁存单元与所述非易失性dff的数据输入端口以及数据输出端对应连接，其中，

4、所述锁存单元至少包括两个适配连接的锁存电路，可变阻值电阻单元至少包括两个可变阻值电阻，一锁存电路至少与一个可变阻值电阻适配连接；

5、时序信号电路，接收工作指令信号，并基于所接收的工作指令信号配置dff功能单元体的操作状态，其中，所接收的工作指令信号包括时钟信号ck、置位信号seb、成形信号fom、数据保存信号set、数据恢复信号res以及可变阻值电阻复位信号ret，所配置dff功能单元体的操作状态包括电形成操作、reset复位操作、dff功能、数据保存操作set和/或数据恢复操作res；

6、基于成形信号fom、编程电压phv以及置位信号seb，对dff功能单元体内所有的可变阻值电阻进行电形成操作，以在电形成操作后，配置所有的可变阻值电阻处于低阻态lrs状态；

7、基于数据输入端口加载的数据data、时钟信号ck、可变阻值电阻复位信号ret以及置位信号seb，依次将可变阻值电阻单元内的可变阻值电阻进行reset复位操作，以在reset复位操作后，使得可变阻值电阻单元内相应的可变阻值电阻恢复处于高阻态hrs状态；

8、dff功能单元处于dff功能时，基于时钟信号ck，采集数据输入端口加载的数据data并经数据输出端输出，且置位信号seb有效时，将数据输出端配置为置位状态；

9、基于数据保存信号set、置位信号seb以及编程电压phv，对可变阻值单元进行数据保存操作set，以在数据保存操作set后，将数据输出端的输出状态利用一可变阻值电阻存储；

10、利用可变阻值电阻单元对数据输出端的输出状态存储后，基于数据恢复信号res以及置位信号seb，对可变电阻单元进行数据恢复操作res，以在数据恢复操作res后，将相应可变阻值电阻存储数据输出端的输出状态恢复到所适配连接的锁存电路内。

11、所述锁存单元包括两个锁存电路时，以利用与数据输入端口对应连接的锁存单元形成第一级锁存，利用与数据输出端对应连接的锁存单元形成第二级锁存，其中，

12、与第一级锁存适配连接的可变阻值电阻形成第一级可变阻值电阻，与第二级锁存适配连接的可变阻值电阻形成第二级可变阻值电阻；

13、数据输出端的输出状态存储在第一级可变阻值电阻内时，在数据恢复操作res时，将第一级可变阻值电阻所存储的数据恢复到第一级锁存内；

14、数据输出端的输出状态存储在第二级可变阻值电阻内时，在数据恢复操作res时，将第二级可变阻值电阻所存储的数据恢复到第二级锁存内；

15、第一级可变阻值电阻的下电极be与第一级锁存的锁存电路适配连接，第二级可变阻值电阻的下电极be与第二级锁存的锁存电路适配连接；

16、通过高压开关s1，配置第一级可变阻值电阻的上电极te与编程电压phv间的连接状态；

17、通过高压开关s2，配置第二级可变阻值电阻的上电极te与编程电压phv间的连接状态；

18、在电形成操作时，编程电压phv处于第一编程电压；

19、在数据保存操作set时，编程电压phv处于第二编程电压，其中，第二编程电压的电压值大于第一编程电压的电压值。

20、基于成形信号fom、数据恢复信号res、数据保存信号set、可变阻值电阻复位信号ret以及数据输出端的输出状态，在时序信号电路内生成高压开关第一控制信号k0以及高压开关第二控制信号k1，其中，

21、基于高压开关第一控制信号k0，控制高压开关s1导通时，第一级可变阻值电阻的上电极te与编程电压phv连接；

22、基于高压开关第二控制信号k1，控制高压开关s2导通时，第二级可变阻值电阻的上电极te与编程电压phv连接；

23、数据保存操作set时，高压开关第一控制信号k0与高压开关第二控制信号k1互为反相。

24、对高压开关s1，包括pmos管p0、pmos管p1以及pmos管p2，其中，

25、pmos管p0的漏极端、pmos管p1的漏极端以及pmos管p2的漏极端相互连接，以形成power_in端；

26、pmos管p0的栅极端与pmos管p1的源极端、nmos管n5的漏极端以及pmos管p2的栅极端连接；

27、pmos管p0的源极端与nmos管n4的漏极端、pmos管p1的栅极端连接，nmos管n4的源极端以及nmos管n5的源极端均接地；

28、nmos管n4的栅极端与反相器inv6的输入端连接，并形成高压开关的控制端；

29、反相器inv6的输出端与nmos管n5的栅极端连接，利用pmos管p2的源极端形成power_out端；

30、高压开关s1通过power_in端与编程电压phv连接，高压开关s1通过power_out端连接可变阻值电阻的上电极te，

31、高压开关第一控制信号k0加载到高压开关的控制端。

32、所述第一级锁存的锁存电路包括nmos管n0、与非门nand0、nmos管n1以及反相器inv0，其中，

33、nmos管n0的漏极端与数据输入端口连接，nmos管n0的栅极端接收时序信号电路生成的时钟控制信号ck_a，nmos管n0的源极端连接与非门nand0的一输入端、第一级可变阻值电阻的下电极以及nmos管n1的漏极端连接；

34、与非门nand0的输出端与nmos管n1的源极端以及第二级锁存的锁存电路适配连接，nmos管n1的栅极端接收时序信号电路生成的时钟控制信号ck_b；

35、电形成操作以及数据保存操作set时，基于时钟控制信号ck_a配置nmos管n0始终处于关断状态，基于时钟控制信号ck_b配置nmos管n1始终处于导通状态；

36、对第一级可变阻值电阻进行reset复位操作时，基于时钟控制信号ck_a配置nmos管n0导通一次，且nmos管n1仅在nmos管n0导通时处于关断状态；

37、dff功能单元处于dff功能且将数据输入端口的一数据经数据输出端输出时，基于时钟控制信号ck_a配置nmos管n0导通一次，且nmos管n1仅在nmos管n0处于关断状态时导通；

38、数据恢复操作res时，基于时钟控制信号ck_a配置nmos管n0始终处于关断状态，基于时钟控制信号ck_b配置nmos管n1处于导通状态。

39、所述第二级锁存的锁存电路包括nmos管n2、与非门nand1、nmos管n3以及反相器inv1，其中，

40、与非门nand1的输出端以及反相器inv1的输入端均与数据输出端连接；反相器inv1的输出端与nmos管n3的源极端连接，nmos管n3的漏极端与第二级可变阻值电阻的下电极、nmos管n2的源极端以及与非门nand1的一输入端连接；

41、nmos管n2的漏极端与第一级锁存内与非门nand0的输出端以及反相器inv0的输入端连接；

42、与非门nand0的输入端以及与非门nand1的输入端均接收置位信号seb；

43、nmos管n2的栅极端接收时序信号电路生成的时钟控制信号ck_b；nmos管n3的栅极端接收时序信号电路生成的时钟控制信号ck_d，其中

44、电形成操作以及数据保存操作set时，基于时钟控制信号ck_c配置nmos管n2始终处于关断状态，基于时钟控制信号ck_d配置nmos管n1始终处于导通状态；

45、对第二级可变阻值电阻进行reset复位操作时，基于时钟控制信号ck_c配置nmos管n2关断一次，且nmos管n3仅在nmos管n2处于关断状态时导通；

46、dff功能单元处于dff功能且将数据输入端口的一数据经数据输出端输出时，基于时钟控制信号ck_c配置nmos管n2关断一次，且nmos管n3仅在nmos管n0处于关断状态时导通；

47、数据恢复操作res时，基于时钟控制信号ck_c配置nmos管n2始终处于关断状态，基于时钟控制信号ck_d配置nmos管n3处于导通状态。

48、所述时序信号电路包括时钟控制信号生成电路，其中，

49、所述时钟控制信号生成电路包括反相器inv2，所述反相器inv2的输入端接收时钟信号ck，反相器inv2的输出端与反相器inv3的输入端以及或门or1的一输入端连接，或门or1的另一输入端接收数据恢复信号res，并经或门or1的输出端输出时钟控制信号ck_b；

50、反相器inv3的输出端与或非门nor1的一输入端连接，或非门nor1的另一输入端接收成形信号fom，或非门nor1的输出端与反相器inv4的输入端连接，且经或非门nor1的输出端生成时钟控制信号ck_c；

51、反相器inv4的输出端与或门or2的一输入端连接，或门or2的另一输入端接收数据恢复信号res，且经或门or2的输出端生成时钟控制信号ck_d。

52、在时序信号电路内包括高压开关控制信号生成电路，其中，

53、所述高压开关控制信号生成电路包括高压开关第一控制信号生成电路以及高压开关第二控制信号生成电路；

54、当利用第一级可变电阻存储数据输出端的0电平时，所述高压开关第一控制信号生成电路包括反相器inv5，所述反相器inv5的输入端与数据输出端连接，反相器inv5的输出端连接与门and1的一输入端，与门and1的另一输入端接收数据保存信号set，与门and1的输出端与或门or3的一输入端连接；

55、或门or3的输入端还接收成形信号fom、数据恢复信号res以及可变阻值电阻复位信号ret，或门or3的输出端生成高压开关第一控制信号k0；

56、所述高压开关第二控制信号生成电路包括与门and2，所述与门and2的输入端连接数据输出端，并接收数据保存信号set，与门and2的输出端与或门or4的一输入端连接；

57、或门or4的输入端还接收成形信号fom、数据恢复信号res以及可变阻值电阻复位信号ret，或门or3的输出端生成高压开关第二控制信号k1。

58、所述可变阻值电阻呈mim结构，包括：

59、可变电阻第一金属电极板，用于形成可变阻值电阻的上电极te；

60、可变电阻第二金属电极板，用于形成可变阻值电阻的下电极be；

61、开关介质层，位于可变电阻第一金属电极板与可变电阻第二金属电极板之间，包括hfo2层以及位于所述hfo2层上的ti层，其中，hfo2层位于可变电阻第二金属电极板上，ti层与可变电阻第一金属电极板接触；

62、在启用可变阻值电阻前，对所述可变阻值电阻进行电形成。

63、所述非易失性dff应用于fpga内时，所有的非易失性dff均接收相同的时钟信号ck、置位信号seb、成形信号fom、数据保存信号set、数据恢复信号res以及可变阻值电阻复位信号ret；

64、在fpga内，按区域模式对所述区域内的非易失性dff进行数据保存操作set，且每个区域内非易失性dff的数量不超过128个。

65、本发明的优点：基于可变阻值电阻单元实现非易失性dff，基于可变电阻单元的特性，非易失性dff可与最先进的cmos工艺兼容，提高了fpga的系统规模和速度；

66、可变阻值电阻为非挥发性存储，掉电后信息不丢失，重新启动后可以将数据恢复到dff中。基于非易失性dff的特性，可一次性对fpga内非易失性dff中全部的可变阻值电阻进行电形成操作；至少分两次对一个非易失性dff内的可变阻值电阻进行reset复位操作；

67、对fpga内的非易失性dff按区域的模式进行数据保存操作set，每个区域中的非易失性dff数量不超过128个，每个区域中都有独立的电荷泵电路提高，可以使每个区域中的可变阻值电阻进行同时数据保存操作set，以保证电源电压在下降到可工作电压范围以下之前，即可完成将数据保存到可变阻值电阻中，即降低写入的时间；在上电后又能够从可变阻值电阻从完成数据的恢复，实现非易失性的特性。