非易失性存储器件的制作方法

本公开涉及存储器件，更具体地，涉及三维非易失性存储器件，该三维非易失性存储器件包括相对于外围电路在垂直方向上布置的存储单元阵列。

背景技术：

1、响应于对非易失性存储器件的容量增加和小型化的需求，已经开发了三维非易失性存储器件，其包括在垂直方向上布置的存储单元阵列和外围电路。随着包括在存储单元阵列中的堆叠字线的数量随同半导体工艺的发展而增加，存储单元阵列的面积减小。因此，期望减小外围电路的面积，并且特别地，对减小在外围电路中占据显著面积的页缓冲器的尺寸的需求正在增加。

技术实现思路

1、本公开提供了一种非易失性存储器，其具有改善的读取可靠性和减小尺寸的页缓冲器电路。

2、根据一个或更多个实施方式，一种非易失性存储器件包括：存储单元阵列，包括多个存储单元，其中每个存储单元连接到来自多条位线的相应位线，所述多条位线在第一方向上延伸并包括在不同于第一方向的第二方向上排列的第一至第十二位线；以及页缓冲器电路，在不同于第一方向和第二方向的垂直方向上设置在存储单元阵列下面，并在第一方向上具有多级(multi-stage)结构，其中多级结构的一级包括：高电压区，包括连接到来自所述多条位线的第一至第六位线之一的第一高电压晶体管和连接到来自所述多条位线的第七至第十二位线之一的第二高电压晶体管；第一低电压区，包括在第一方向上与高电压区相邻并且连接到第一高电压晶体管的第一晶体管；以及第二低电压区，在第二方向上与第一低电压区相邻并包括连接到第二高电压晶体管的第二晶体管，其中第一低电压区和第二低电压区中的每个在第二方向上具有与六条位线的节距相对应的第一宽度，以及其中高电压区在第二方向上具有与十二条位线的节距相对应的第二宽度。

3、根据一个或更多个实施方式，一种非易失性存储器件包括：存储单元阵列，包括多个存储单元，其中每个存储单元连接到来自多条位线的相应位线，所述多条位线在第一方向上延伸并包括在不同于所述第一方向的第二方向上排列的第一至第八位线；以及页缓冲器电路，在不同于第一方向和第二方向的垂直方向上设置在存储单元阵列下面，并在第一方向上具有多级结构，其中多级结构的一级包括：高电压区，包括连接到来自所述多条位线的第一至第四位线之一的第一高电压晶体管和连接到来自所述多条位线的第五至第八位线之一的第二高电压晶体管；第一低电压区，包括在第一方向上与高电压区相邻并且连接到第一高电压晶体管的第一晶体管；以及第二低电压区，在第二方向上与第一低电压区相邻并包括连接到第二高电压晶体管的第二晶体管，其中第一低电压区和第二低电压区中的每个在第二方向上具有与四条位线的节距相对应的第一宽度，以及其中高电压区在第二方向上具有与八条位线的节距相对应的第二宽度。

4、根据一个或更多个实施方式，一种非易失性存储器件包括：第一半导体层，包括在垂直方向上延伸的沟道结构、连接到沟道结构并在第一方向上延伸的多条位线、以及多个顶部接合焊盘，每个顶部接合焊盘连接到来自所述多条位线的相应位线；以及第二半导体层，包括多个底部接合焊盘和页缓冲器电路，页缓冲器电路在第一方向上具有多级结构并通过所述多个底部接合焊盘和所述多个顶部接合焊盘在垂直方向上连接到第一半导体层，其中多级结构的一级包括：高电压区，包括连接到所述多条位线中的一条的第一高电压晶体管和连接到所述多条位线中的另一条的第二高电压晶体管；第一低电压区，包括在第一方向上与高电压区相邻并且连接到第一高电压晶体管的第一晶体管；以及第二低电压区，在第二方向上与第一低电压区相邻并包括连接到第二高电压晶体管的第二晶体管，其中第一低电压区和第二低电压区中的每个在第二方向上具有第一宽度，以及其中高电压区在第二方向上具有为第一宽度的两倍的第二宽度。

技术特征：

1.一种非易失性存储器件，包括：

2.根据权利要求1所述的非易失性存储器件，其中所述存储单元阵列设置在第一半导体层中，

3.根据权利要求2所述的非易失性存储器件，其中所述第一金属线连接到所述第一晶体管的漏极，

4.根据权利要求3所述的非易失性存储器件，其中所述第二半导体层还包括在所述第一金属层和所述第一晶体管之间的下金属层，

5.根据权利要求2所述的非易失性存储器件，其中所述第二半导体层还包括第二金属层，所述第二金属层在所述垂直方向上与所述第一金属层相邻布置并包括在所述第一方向上延伸的第二组金属线，以及

6.根据权利要求5所述的非易失性存储器件，其中第一电源电压被施加到所述第一金属线，

7.根据权利要求5所述的非易失性存储器件，其中所述第一金属线、所述第二金属线和所述第三金属线中的一条连接到感测节点，以及

8.根据权利要求2所述的非易失性存储器件，其中所述第一组金属线还包括在所述第一低电压区和所述高电压区之上在所述第一方向上延伸的第四金属线，以及

9.根据权利要求2所述的非易失性存储器件，其中所述第一半导体层还包括多个顶部接合焊盘，其中每个顶部接合焊盘连接到来自所述多条位线的相应位线，

10.根据权利要求1所述的非易失性存储器件，其中所述第一高电压晶体管对应于第一位线选择晶体管，

11.一种非易失性存储器件，包括：

12.根据权利要求11所述的非易失性存储器件，其中所述存储单元阵列设置在第一半导体层中，

13.根据权利要求12所述的非易失性存储器件，其中所述第一金属线连接到所述第一晶体管的漏极，

14.根据权利要求13所述的非易失性存储器件，其中所述第二半导体层还包括在所述第一金属层和所述第一晶体管之间的下金属层，

15.根据权利要求12所述的非易失性存储器件，其中所述第二半导体层还包括第二金属层，所述第二金属层在所述垂直方向上与所述第一金属层相邻布置并包括第二组金属线，所述第二组金属线的每条在所述第一方向上延伸，以及

16.一种非易失性存储器件，包括：

17.根据权利要求16所述的非易失性存储器件，其中所述第二半导体层还包括第一金属层，所述第一金属层包括连接到所述页缓冲器电路并在所述第一方向上延伸的第一组金属线，以及

18.根据权利要求17所述的非易失性存储器件，其中所述第二半导体层还包括第二金属层，所述第二金属层设置在所述第一金属层上方并包括在所述第一方向上延伸的第二组金属线，以及

19.根据权利要求16所述的非易失性存储器件，其中所述第二半导体层还包括：

20.根据权利要求16所述的非易失性存储器件，其中所述第一半导体层还包括：

技术总结提供一种非易失性存储器件，该非易失性存储器件包括具有多级结构的页缓冲器电路，其中多级结构的一级包括高电压区、第一低电压区和第二低电压区。高电压区包括连接到第一至第六位线中的一条的第一高电压晶体管和连接到第七至第十二位线中的一条的第二高电压晶体管，第一低电压区包括连接到第一高电压晶体管的第一晶体管，第二低电压区包括连接到第二高电压晶体管的第二晶体管。第一低电压区和第二低电压区中的每个具有与六条位线的节距相对应的第一宽度，高电压区具有与十二条位线的节距相对应的第二宽度。技术研发人员：姜仁昊,边大锡,赵柏衡,金珉辉,曹溶成,秋教秀受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/3/31