用于存储器的感测时序协调的制作方法

背景技术：

1、存储器装置广泛用来在各种电子装置(例如计算机、用户装置、相机、数字显示器及类似者)中存储信息。通过将存储器装置内的存储器单元编程为各种状态而存储信息。例如，二进制存储器单元可被编程为两种受支持状态中的一者，其通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两种状态，可存储所述状态中的任一者。为了存取经存储信息，所述装置的组件可读取或感测存储器装置中的至少一种经存储状态。为了存储信息，所述装置的组件可将状态写入或编程在存储器装置中。

2、存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、静态ram(sram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器等等。存储器装置可为易失性或非易失性的。即使在不存在外部电源的情况下，非易失性存储器装置(例如，feram)也可长时间维持它们的经存储逻辑状态。当与外部电源断开连接时，易失性存储器装置(例如，dram)可能丢失它们的经存储状态。feram可能够实现与易失性存储器类似的密度，但由于使用铁电电容器作为存储装置而可能具有非易失性性质。

技术实现思路

技术特征：

1.一种设备，其包括：

2.根据权利要求1所述的设备，其进一步包括：

3.根据权利要求2所述的设备，其中：

4.根据权利要求3所述的设备，其中：

5.根据权利要求4所述的设备，其进一步包括：

6.根据权利要求5所述的设备，其中至少部分地基于所述信号线及所述字线共享一或多个性质，所述第二时间与所述第一时间之间的第一延迟对应于所述第四时间与所述第三时间之间的第二延迟。

7.根据权利要求5所述的设备，其中至少部分地基于所述信号线及所述字线共享一或多个性质，所述第三时间与所述第一时间之间的第三延迟对应于所述第四时间与所述第二时间之间的第四延迟。

8.根据权利要求1所述的设备，其进一步包括：

9.根据权利要求1所述的设备，其进一步包括：

10.根据权利要求1所述的设备，其中所述感测放大器位于所述存储器装置的阵列下电路层级处，所述阵列下电路层级与所述存储器阵列层级不同。

11.根据权利要求1所述的设备，其中所述信号线在所述存储器装置的所述存储器阵列层级处平行于所述字线伸展。

12.根据权利要求1所述的设备，其中所述信号线及所述字线两者包括相同材料。

13.根据权利要求1所述的设备，其中所述信号线及所述字线两者具有相同横截面积。

14.根据权利要求1所述的设备，其中所述信号线包括虚设字线。

15.根据权利要求14所述的设备，其中所述虚设字线与所述存储器装置的虚设存储器单元耦合。

16.一种方法，其包括：

17.根据权利要求16所述的方法，其中所述存储器单元是在具有所述存储器装置的所述存储器阵列层级处的一或多个额外存储器单元的行中，所述一或多个额外存储器单元与所述字线进一步耦合，所述方法进一步包括：

18.根据权利要求17所述的方法，其中：

19.根据权利要求18所述的方法，其进一步包括：

20.根据权利要求19所述的方法，其中在所述第二时间与所述第一时间之间且与所述信号线相关联的第一传播延迟对应于在所述第四时间与所述第三时间之间且与所述字线相关联的第二传播延迟。

21.根据权利要求20所述的方法，其中至少部分地基于所述信号线及所述字线共享导电性质，所述第一传播延迟对应于所述第二传播延迟。

22.根据权利要求16所述的方法，其中所述感测放大器位于与所述存储器装置的所述存储器阵列层级不同的所述存储器装置的阵列下电路层级处。

23.根据权利要求16所述的方法，其中所述信号线包括虚设字线。

24.一种设备，其包括：

25.根据权利要求24所述的设备，其中：

26.根据权利要求24所述的设备，其中：

27.根据权利要求26所述的设备，其中至少部分地基于自对准接触过程，所述一或多个互连件在所述多个数字线中的所述数字线之间与所述信号线耦合。

28.根据权利要求24所述的设备，其中所述多个互连件中的每一互连件与所述多个感测放大器中的所述相应感测放大器的相应开关门耦合。

29.一种设备，其包括：

30.根据权利要求29所述的设备，其进一步包括：

31.一种方法，其包括：

32.根据权利要求31所述的方法，其进一步包括：

33.根据权利要求31所述的方法，其中至少部分地基于所述激活信号通过所述信号线的传播延迟，在所述第一时间激活所述第一感测放大器且在所述第二时间激活所述第二感测放大器。

34.根据权利要求33所述的方法，其进一步包括：

35.根据权利要求34所述的方法，其中所述激活信号通过所述信号线的所述传播延迟对应于所述第三信号通过所述字线的所述第二传播延迟。

技术总结描述用于感测时序协调的方法、系统及装置。在一些系统中，为了感测存储器单元的逻辑状态，存储器装置可产生激活信号且通过位于所述存储器装置的存储器阵列层级处的信号线(例如，虚设字线)将所述激活信号路由到一或多个感测放大器。基于接收所述激活信号，感测放大器可锁存及确定对应存储器单元的逻辑状态。由于通过所述信号线路由的所述激活信号的(例如，且对应于用于激活字线的传播延迟的)传播延迟，响应于所述相同激活信号，第一感测放大器可在第一时间感测第一存储器单元的状态且第二感测放大器可在第二时间感测第二存储器单元的状态。技术研发人员：北川真受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/4/17