用于具有单或双电阻器存储器元件的分区存储器架构的校准方法和结构与流程

本发明涉及存储器内处理(in-memory processing)，更具体地涉及用于存储器内处理及其校准的存储器架构。

背景技术：

1、各种处理应用(例如，图像处理应用、语音处理应用或其他机器学习(ml)或人工智能(ai)处理)采用认知计算，特别是神经网络(nn)(例如，用于识别和分类)。本领域技术人员将认识到，nn是深度学习算法，其中算法中执行的约90％的计算是乘积累加(mac)运算。例如，在用于图像处理的nn中，各种mac运算用于计算输入(也称为激活)(其为感受野(receptive field)中像素的识别强度值)与跟感受野大小相同的滤波器矩阵(也称为核(kernel))的权重的乘积，并进一步计算乘积的和。这些计算被称为点积计算。历史上，软件解决方案(software solution)被用来计算nn。最近，具有硬件实现的nn的处理器，特别是具有存储器实现的nn的处理器已经被开发出来，以提高处理速度。然而，这种存储器实现的nn通常需要大的存储器基元(memory cell)阵列(即，具有大量行和列的存储器基元的阵列)来实现，并且随着这种nn的复杂性增加，阵列的尺寸也增加。不幸的是，阵列尺寸的这种增加会导致局部电压(“ir”)降的增加，从而导致处理错误。

技术实现思路

1、本文公开了一种结构的实施例，特别地，一种分区存储器架构的实施例，该分区存储器架构包括单电阻器或双电阻器存储器元件，该分区存储器架构被配置用于具有最小局部ir降的存储器内管线处理，并且该分区存储器架构还包括附加电路以便于校准处理。

2、所公开结构的一些实施例被配置为能够实现存储器内管线处理，并进一步在存储器内管线处理暂停时能够实现校准处理。在这些实施例中，该结构可以包括按行和列排列的存储体(memory bank)的阵列。每个存储体可以包括输入节点、至少一个位线、以及分别连接到所述输入节点的存储器元件。每个存储器元件可以包括连接在对应的输入节点和所述至少一个位线之间的至少一个可编程电阻器。每个存储器元件还可以包括分别连接到所述至少一个位线的至少一个反馈缓冲电路。在该结构的这些实施例中，所述阵列中的每行存储体可以包括初始存储体(即，该行中的第一个存储体)，每个初始存储体可以包括：分别串联连接在所述输入节点和所述存储器元件之间的放大器；跟踪和保持器件；校准电源线；以及多路复用器。每个多路复用器可以至少包括连接到所述跟踪和保持器件中的一个的第一输入和连接到所述校准电源线的第二输入。每个多路复用器还可以具有连接到所述放大器中的一个的输出。因此，每个多路复用器可以选择性地将跟踪和保持器件(其提供在存储器内管线处理期间使用的电压输入信号)或者所述校准电源线(其提供在校准处理期间使用的校准输入电压)连接到放大器的输入。

3、本文公开的结构的其他实施例被配置为能够实现存储器内管线处理和同时校准处理。

4、例如，在一个这样的实施例中，该结构可包括按行和列排列的存储体的阵列。每个存储体可以包括操作电路和校准电路两者。每个存储体还可以包括单电阻器存储器元件的复制对。每个复制对的单电阻器存储器元件可以包括两个单电阻器存储器元件，其中每个单电阻器存储器元件包括单个可编程电阻器。每个复制对的单电阻器存储器元件还可以包括在其中的所述可编程电阻器的相对末端端子处的开关。这些开关是可控的，使得每个复制对中每个单电阻器存储器元件的每个可编程电阻器可连接到(即，能够连接到)操作电路、可连接到校准电路，并且还可从所述操作电路和所述校准电路两者断开连接(即，能够从所述操作电路和所述校准电路两者断开连接)。例如，所述开关可以被控制，以便将复制对中一个单电阻器存储器元件的一个可编程电阻器连接到用于存储器内管线处理的操作电路，并且以便将所述复制对中另一单电阻器存储器元件的所述可编程电阻器连接到用于校准处理的所述校准电路，或者将其从所述操作电路和所述校准电路两者断开连接(例如，当没有校准处理被执行时或者当校准处理针对同一列中的不同可编程电阻器时)。

5、在另一实施例中，该结构可类似地包括按行和列排列的存储体的阵列。每个存储体可以包括操作电路和校准电路两者。每个存储体还可以包括双电阻器存储器元件的复制对。每个复制对的双电阻器存储器元件可以包括两个双电阻器存储器元件，其中该对中每个双电阻器存储器元件包括第一可编程电阻器和第二可编程电阻器两者。每个复制对的双电阻器存储器元件还包括在每个双电阻器存储器元件的两个可编程电阻器的相对末端端子处的开关。这些开关是可控的，使得每个复制对中每个双电阻器存储器元件的每个可编程电阻器可连接到所述操作电路、可连接到所述校准电路，以及还可从所述操作电路和所述校准电路两者断开连接。例如，可以控制开关，以便将复制对中一个双电阻器存储器元件的两个可编程电阻器连接到用于存储器内管线处理的所述操作电路。在这种情况下，开关可以被进一步控制，以将复制对中另一双电阻器存储器元件的一个可编程电阻器连接到用于校准处理的所述校准电路，并将另一可编程电阻器从所述操作电路和所述校准电路断开连接。替代地，所述开关可被进一步控制以将所述复制对中另一双电阻器存储器元件的两个可编程电阻器从所述操作电路和所述校准电路两者断开连接(例如，当没有校准处理被执行时或者当校准处理针对同一列中的不同可编程电阻器时)。

技术特征：

1.一种结构，包括：

2.根据权利要求1所述的结构，还包括分别用于所述存储体的所述列的数据感测元件，其中，用于每列的每个数据感测元件连接到用于该列的至少一个列互连线，并且其中，用于该列的每个列互连线连接到该列中每个存储体的一个输出节点。

3.根据权利要求2所述的结构，还包括分别连接到所述数据感测元件的模数转换器，其中，用于每列的每个模数转换器从用于该列的所述数据感测元件接收列特定的模拟电压，并将所述列特定的模拟电压转换成列特定的数字值。

4.根据权利要求2所述的结构，其中，所述多路复用器是可控制的以进行以下中的任一者：将所述跟踪和保持器件连接到所述输入节点以进行存储器内管线处理；以及将所述校准电源线连接到所述输入节点以进行校准处理。

5.根据权利要求4所述的结构，

6.根据权利要求4所述的结构，其中，在所述校准处理期间，与连接到待校准的特定可编程电阻器的特定位线连接的特定反馈缓冲电路将所述特定位线偏置到虚拟地电压，以及连接到包括所述特定可编程电阻器的特定存储器元件的特定放大器从所述校准电源线接收校准输入电压，将所述虚拟地电压加到所述校准输入电压，以及输出等于所述校准输入电压和所述虚拟地电压之和的电平移位校准电压。

7.根据权利要求1所述的结构，其中，每个可编程电阻器能够编程到多个不同电阻状态中的任何一个，以存储作为编程的电阻状态的函数的权重值。

8.根据权利要求1所述的结构，其中，每个可编程电阻器包括电阻式随机存取存储器型电阻器、相变存储器型电阻器和磁隧道结型电阻器中的任何一者。

9.一种结构，包括：

10.根据权利要求9所述的结构，其中，所述单电阻器存储器元件的所述复制对和所述开关便于同时执行存储器内管线处理和校准处理两者。

11.根据权利要求9所述的结构，

12.根据权利要求11所述的结构，

13.根据权利要求12所述的结构，其中，用于所述特定存储体的所述校准反馈缓冲电路将所述校准偏置节点偏置到所述虚拟地电压。

14.根据权利要求11所述的结构，其中，所述附加校准电路还包括分别用于所述列并连接到所述校准感测元件的校准模数转换器。

15.根据权利要求9所述的结构，其中，每个可编程电阻器能够编程到多个不同电阻状态中的任何一个，以存储作为编程的电阻状态的函数的权重值。

16.一种结构，包括：

17.根据权利要求16所述的结构，其中，所述双电阻器存储器元件的所述复制对和所述开关便于同时执行存储器内管线处理和校准处理两者。

18.根据权利要求16所述的结构，

19.根据权利要求18所述的结构，

20.根据权利要求18所述的结构，其中，所述附加校准电路还包括分别用于所述列并连接到所述校准电流-电压转换器的校准模数转换器。

技术总结本公开涉及用于具有单电阻器或双电阻器存储器元件的分区存储器架构的校准方法和结构。公开的结构包括分区存储器架构，其包括单或双电阻器存储器元件，被配置用于具有最小局部IR降的存储器内管线处理，且还包括附加电路以便于校准处理。当存储器内管线处理暂停时，附加电路能够实现校准处理。用于存储器内管线处理的相同位线和数据感测元件也用于校准处理。附加电路使得校准处理能够与存储器内管线处理同时进行。附加电路包括具有可编程电阻器的存储器元件的复制对，其可连接到用于存储器内管线处理的操作电路，连接到用于校准处理的校准电路，或两者都不连接，使得复制对中一个存储器元件总是保持操作，允许另一存储器元件经历校准。技术研发人员：V·P·戈皮纳特,P·帕瓦朗德受保护的技术使用者：格芯（美国）集成电路科技有限公司技术研发日：技术公布日：2024/4/17