数据处理电路、数据处理系统和芯片的制作方法

本申请涉及集成电路，特别是涉及一种数据处理电路、数据处理系统和芯片。

背景技术：

1、phy（port physical layer，端口物理层）控制器与ddr（double data rate，双倍数据速率）器件之间一般采用phy结构进行通信。phy是连接ddr器件和控制器的桥梁，phy负责把控制器发过来的数据转换成符合ddr协议的信号，并发送到ddr器件。

2、相关技术中，在命令传输路径和数据传输路径上会分别设置相应的模块控制以收敛时序，但这些模块会占用较多的面积，且功耗较高。

技术实现思路

1、基于此，有必要提供一种数据处理电路、数据处理系统和芯片，能够降低器件占用面积和功耗。

2、第一方面，本申请实施例提供了一种数据处理电路，包括：

3、控制模块，用于生成数据生成信息以及针对双倍数据速率存储器件的命令；

4、多个同步寄存模块，各所述同步寄存模块分别与所述控制模块连接，各所述同步寄存模块用于存储并同步传输所述数据生成信息；

5、多个数据生成模块，各所述数据生成模块分别与所述同步寄存模块对应连接，各所述数据生成模块用于根据所述数据生成信息生成与所述命令对应的数据；

6、端口物理层模块，分别与所述控制模块、所述数据生成模块、所述双倍数据速率存储器件连接，用于接收所述命令和所述数据，并将所述命令和所述数据发送至所述双倍数据速率存储器件；其中，所述端口物理层模块发送所述命令和所述数据之间的时差满足所述双倍数据速率存储器件处理所述命令与所述数据之间的延时条件。

7、在其中一个实施例中，所述端口物理层模块包括：

8、命令模拟通道，分别与所述控制模块、所述双倍数据速率存储器件连接，用于接收来自所述控制模块的所述命令，并将所述命令发送至所述双倍数据速率存储器件；

9、多个数据模拟通道，各所述数据模拟通道分别与所述数据生成模块、所述双倍数据速率存储器件对应连接，各所述数据模拟通道用于接收来自所述数据生成模块的所述数据，并将所述数据发送至所述双倍数据速率存储器件；其中，所述数据模拟通道发送所述数据与所述命令模拟通道发送所述命令之间的时差满足所述双倍数据速率存储器件处理所述命令与所述数据之间的延时条件。

10、在其中一个实施例中，所述同步寄存模块包括多个级联的寄存器，其中，第一级寄存器与所述控制模块连接，最后一级寄存器与所述数据生成模块连接；其中，

11、各所述同步寄存模块的同一级所述寄存器用于接收并存储所述数据生成信息，以及同步发送所述数据生成信息。

12、在其中一个实施例中，每一级寄存器的数量与所述数据生成信息的位宽正相关。

13、在其中一个实施例中，所述寄存器的级数与信息传输距离正相关，所述信息传输距离包括多个所述数据生成模块分别与所述控制模块之间的距离。

14、在其中一个实施例中，所述数据生成模块还用于在接收来自所述同步寄存模块的所述数据之后，延迟目标个数的时钟周期后向所述双倍数据速率存储器件发送所述数据；其中，所述目标个数与所述寄存器的级数负相关。

15、在其中一个实施例中，所述目标个数与所述双倍数据速率存储器件的数据处理速率正相关，所述目标个数与频率比负相关，所述频率比为所述双倍数据速率存储器件与所述控制模块的时钟频率比率。

16、在其中一个实施例中，所述控制模块靠近所述命令模拟通道设置，各所述数据生成模块靠近对应的所述数据模拟通道设置。

17、第二方面，本申请实施例提供了一种数据处理系统，包括如上述的数据处理电路和双倍数据速率存储器件。

18、第三方面，本申请实施例提供了一种芯片，包括如上述的数据处理电路。

19、上述数据处理电路、数据处理系统和芯片，通过控制电路生成数据生成信息以及针对双倍数据速率存储器件的命令，并通过同步寄存模块将数据生成信息传输至对应的数据生成模块，以及通过数据生成模块根据数据生成信息生成与命令对应的数据，从而通过端口物理层模块接收命令和数据，并将命令和数据发送至双倍数据速率存储器件，以满足双倍数据速率存储器件处理命令和数据的延时条件，由于双倍数据速率存储器件处理命令和数据存在固定的延时条件，基于该延时条件，无需设置用于传输命令、数据的同步寄存模块，从而降低了器件占用面积和功耗。其中，将数据生成模块和控制模块设为端口物理层模块的上游，能够收敛命令和数据的时序，此外，通过同步寄存模块同步传输数据生成信息，能够对齐各数据生成信息的时序，避免多个数据生成模块与控制模块的距离不同导致各条传输路径上数据生成信息先后达到数据生成模块的问题，从而使得多个数据生成模块能够同步生成数据，进而严格控制命令与数据达到端口物理层模块的时间，以满足后续双倍数据速率存储器件的延时要求。

技术特征：

1.一种数据处理电路，其特征在于，包括：

2.根据权利要求1所述的数据处理电路，其特征在于，所述端口物理层模块包括：

3.根据权利要求2所述的数据处理电路，其特征在于，所述同步寄存模块包括多个级联的寄存器，其中，第一级寄存器与所述控制模块连接，最后一级寄存器与所述数据生成模块连接；其中，

4.根据权利要求3所述的数据处理电路，其特征在于，每一级寄存器的数量与所述数据生成信息的位宽正相关。

5.根据权利要求3所述的数据处理电路，其特征在于，所述寄存器的级数与信息传输距离正相关，所述信息传输距离包括多个所述数据生成模块分别与所述控制模块之间的距离。

6.根据权利要求3所述的数据处理电路，其特征在于，所述数据生成模块还用于在接收来自所述同步寄存模块的所述数据之后，延迟目标个数的时钟周期后向所述双倍数据速率存储器件发送所述数据；其中，所述目标个数与所述寄存器的级数负相关。

7.根据权利要求6所述的数据处理电路，其特征在于，所述目标个数与所述双倍数据速率存储器件的数据处理速率正相关，所述目标个数与频率比负相关，所述频率比为所述双倍数据速率存储器件与所述控制模块的时钟频率比率。

8.根据权利要求2所述的数据处理电路，其特征在于，所述控制模块靠近所述命令模拟通道设置，各所述数据生成模块靠近对应的所述数据模拟通道设置。

9.一种数据处理系统，其特征在于，包括如权利要求1至8任一项所述的数据处理电路和双倍数据速率存储器件。

10.一种芯片，其特征在于，包括如权利要求1至8任一项所述的数据处理电路。

技术总结本申请涉及一种数据处理电路、数据处理系统和芯片。所述数据处理电路包括：控制模块，用于生成数据生成信息以及针对双倍数据速率存储器件的命令；多个同步寄存模块，各同步寄存模块分别与控制模块连接，各同步寄存模块用于存储并同步传输数据生成信息；多个数据生成模块，各数据生成模块分别与同步寄存模块对应连接，各数据生成模块用于根据数据生成信息生成与命令对应的数据；端口物理层模块，用于接收命令和数据，并将命令和数据发送至双倍数据速率存储器件，端口物理层模块发送命令和数据之间的时差满足双倍数据速率存储器件处理命令与数据之间的延时条件。本申请无需设置用于传输数据和命令的同步寄存模块，降低了器件占用面积和功耗。技术研发人员：吴天帆受保护的技术使用者：合芯科技有限公司技术研发日：技术公布日：2024/5/16