三维半导体存储器装置的制作方法

本公开涉及一种半导体存储器装置，并且更具体地，涉及一种具有改进的电气特性的三维半导体存储器装置。

背景技术：

1、半导体装置高度集成以满足用户要求的高性能和低制造成本。由于半导体装置的集成是确定产品价格的重要因素，因此尤其越来越需要高度集成。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。

技术实现思路

1、本公开的实施例提供了一种具有改进的可靠性和电气特性的三维半导体存储器装置。

2、本公开的一个目的不限于上述这个，本领域技术人员将从以下描述中清楚地理解上面未提及的其它目的。

3、根据本公开的示例性实施例，一种三维半导体存储器装置可包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管。第一字线和第二字线分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极。第一传输晶体管将第一字线连接至行解码器，并且第二传输晶体管将第二字线连接至行解码器。第一传输晶体管可包括在第一字线与行解码器之间并联的多个第一子晶体管。

4、根据本公开的示例性实施例，一种三维半导体存储器装置可包括：衬底，其包括外围电路区和单元阵列区。电极结构包括竖直堆叠在单元阵列区的衬底上的字线。所述字线包括相对于衬底的顶表面位于第一距离处的下字线和相对于衬底的顶表面位于第二距离处的上字线，该第二距离大于第一距离。第一传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至下字线。第二传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至上字线。第一传输晶体管可包括连接至下字线的m个第一子晶体管，并且第二传输晶体管可包括连接至上字线的n个第二子晶体管，其中n和m是自然数。

5、根据本公开的示例性实施例，一种三维半导体存储器装置的制造方法包括：形成从衬底的顶表面竖直地延伸并且包括第一单元晶体管和第二单元晶体管的存储器单元串；形成分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极的第一地址线和第二地址线；形成将第一地址线连接至行解码器的具有第一有效栅极宽度的第一传输晶体管装置；以及形成将第二地址线连接至行解码器的具有第二有效栅极宽度的第二传输晶体管装置。第二有效栅极宽度与第一有效栅极宽度不同，以减小将驱动信号从行解码器发送至第一地址线和第二地址线中的每一条的时间差。

技术特征：

1.一种三维半导体存储器装置，包括：

2.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管具有相同的栅极长度和相同的栅极宽度。

3.根据权利要求1所述的三维半导体存储器装置，其中，所述上字线中的第一最上面的上字线距离所述衬底位于比所述下字线中的第一最上面的下字线更高的水平处。

4.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管的第一漏极区共同连接到与所述行解码器连接的第一驱动信号线，并且

5.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管的第一栅极和所述第二子晶体管的第二栅极共同连接到选择线。

6.根据权利要求1所述的三维半导体存储器装置，其中，所述外围电路区的所述衬底包括具有相同宽度和相同长度的多个有源区，

7.根据权利要求6所述的三维半导体存储器装置，其中，所述多个有源区在第一方向上彼此间隔开，并且

8.根据权利要求1所述的三维半导体存储器装置，还包括将所述上字线中的第一上字线连接到所述行解码器的第三传输晶体管，

9.根据权利要求8所述的三维半导体存储器装置，其中，所述上字线中的第一最上面的上字线距离所述衬底位于比所述上字线中的第一上字线更高的水平处。

10.根据权利要求1所述的三维半导体存储器装置，还包括：

11.根据权利要求10所述的三维半导体存储器装置，其中，所述下字线中的第一最上面的下字线距离所述衬底位于比所述下字线中的第一下字线更高的水平处。

12.根据权利要求1所述的三维半导体存储器装置，还包括将所述上字线中的第一最下面的上字线连接到所述行解码器的第三传输晶体管，

13.根据权利要求12所述的三维半导体存储器装置，其中，所述上字线中的第一最上面的上字线距离所述衬底位于比所述上字线中的第一最下面的上字线更高的水平处，并且

14.根据权利要求1所述的三维半导体存储器装置，还包括将所述上字线中的第一最下面的上字线连接到所述行解码器的第三传输晶体管，

15.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管在所述上字线中的第一最上面的上字线和所述行解码器之间彼此并联连接，并且

16.一种三维半导体存储器装置，包括：

17.根据权利要求16所述的三维半导体存储器装置，其中，所述第一子晶体管在所述上字线中的第一上字线与所述行解码器之间彼此并联连接。

18.根据权利要求16所述的三维半导体存储器装置，其中，所述第一子晶体管具有相同的栅极长度和相同的栅极宽度，并且

19.根据权利要求16所述的三维半导体存储器装置，

20.根据权利要求19所述的三维半导体存储器装置，其中，所述多个第二子晶体管的第二源极区彼此共同连接。

技术总结一种三维半导体存储器装置，其包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管；第一字线和第二字线，其分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极；第一传输晶体管，其将第一字线连接至行解码器；以及第二传输晶体管，其将第二字线连接至行解码器。第一传输晶体管包括在第一字线与行解码器之间并联连接的多个第一子晶体管。技术研发人员：金昶泛,金成勋受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/5/16