存储器和电子设备的制作方法

本技术涉及芯片设计领域，具体而言，涉及一种存储器和电子设备。

背景技术：

1、静态随机存取存储器(static random access memory，sram)中，存储单元可以采用8管存储单元、只读存储器(read-only memory，rom)等单端存储单元。此类单端存储单元采用单端读位线结构，在读位线的一端连接一个反相器，读位线的电位被单端存储单元下拉放电达到反相器的阈值电压，从而反相器翻转，读出数据。读位线上挂载的存储单元越多，读位线的负载越重，读位线的下拉放电速度越慢，从而导致sram的读速度较慢。为了解决上述问题，目前通常是减少读位线上挂载的存储单元数量或是增大反相器的尺寸从而提高反相器的阈值电压。然而，前者会降低存储器的面积效率，后者由于反相器的阈值电压会随着工艺偏差而偏移，对于提高读写速度的调节有限。

技术实现思路

1、本技术实施例的目的在于提供一种存储器和电子设备，用以在保证单端存储单元的存储器较高的面积效率下，提高存储器的读速度。

2、第一方面，本技术提供一种存储器，包括：单端存储单元，用于存储数据；读加速辅助单元，设置在所述单端存储单元中的读位线和地之间；其中，在对所述单端存储单元进行读操作且所述单端存储单元的存储状态为低电位的情况下，所述读加速辅助单元导通，以使所述读位线与地连通。

3、在本技术实施例中，通过在读位线和地之间设置读加速辅助单元，在读数据“0”(对单端存储单元进行读操作且单端存储单元的存储状态为低电位)时，读加速辅助单元加快读位线的放电速度，从而提高存储器的读速度。此外，由于设置了读加速辅助单元以加快读位线的放电速度，在同样的读性能下，读位线上可以比常规电路负载更多的单端存储单元，有利于保证单端存储单元的存储器具有较高的面积效率。

4、在可选的实施方式中，所述读加速辅助单元包括：控制组件和下拉组件；所述控制组件与所述下拉组件的第一端连接，所述下拉组件的第二端与所述读位线连接，所述下拉组件的第三端接地；在对所述单端存储单元进行读操作且所述单端存储单元的存储状态为低电位的情况下，所述控制组件在控制信号的作用下控制所述下拉组件导通，以下拉所述读位线。

5、在本技术实施例中，在对单端存储单元进行读操作且单端存储单元的存储状态为低电位的情况下，控制组件在控制信号的作用下控制下拉组件导通。下拉组件的第二端与读位线连接，下拉组件的第三端接地，在下拉组件导通的情况下，下拉组件的第二端和下拉组件的第三端导通，从而实现对读位线的快速下拉，提高存储器的读速度。

6、在可选的实施方式中，所述控制组件包括：分压组件、第一开关组件；所述分压组件与所述第一开关组件的输入端连接，所述第一开关组件的控制端被配置与所述控制信号连接，所述第一开关组件的输出端接地；所述第一开关组件的输入端还与所述下拉组件连接。

7、在可选的实施方式中，所述控制信号的电压被配置为与所述读位线的电压相同。

8、在可选的实施方式中，所述下拉组件包括：第一晶体管和第二晶体管；所述第一晶体管的输入端与所述读位线连接，所述第一晶体管的控制端与所述第一开关组件的输入端连接，所述第一晶体管的输出端与所述第二晶体管的输入端连接；所述第二晶体管的控制端与所述单端存储单元的预充电信号连接，所述第二晶体管的输出端接地。

9、在本技术实施例中，在读“0”时，读位线与第一晶体管和第二晶体管形成一条放电通路，从而使得读位线的放电速度加快。

10、在可选的实施方式中，所述下拉组件包括：第一晶体管、第二晶体管和下拉子组件；所述第一晶体管的输入端与所述读位线连接，所述第一晶体管的控制端与所述第一开关组件的输入端连接，所述第一晶体管的输出端与所述第二晶体管的输入端连接；所述第二晶体管的控制端与所述单端存储单元的预充电信号连接，所述第二晶体管的输出端接地；所述下拉子组件包括至少一个分压晶体管和一个开关晶体管，所述分压晶体管和开关晶体管的数量相同；所述分压晶体管的输入端与所述读位线连接，所述分压晶体管的控制端与所述第一开关组件的输入端连接，所述分压晶体管的输出端与所述开关晶体管的输入端连接；所述开关晶体管的控制端与下拉子组件控制信号连接，所述开关晶体管的输出端与所述第二晶体管的输入端连接。

11、在本技术实施例中，分压晶体管与第一晶体管并联连接，当分压晶体管导通时，可以增加第一晶体管的驱动强度，从而使得第一晶体管、第二晶体管与读位线形成的放电通路的放电能力增强，在读位线上挂载较多存储单元的情况下，进一步加快在读“0”时对读位线的下拉速度，从而提高存储器的读速度。

12、在可选的实施方式中，所述单端存储单元包括第一存储子单元和第二存储子单元，所述控制组件包括：分压组件、第一开关组件和第二开关组件；所述分压组件与所述第一开关组件的输入端连接，所述第一开关组件的控制端与所述第一存储子单元的读位线连接，所述第一开关组件的输出端与所述第二开关组件的输入端连接，所述第二开关组件的控制端与所述第二存储子单元的读位线连接，所述第二开关组件的输出端接地。

13、在本技术实施例中，通过上述电路结构，可以适配单端存储单元中设置第一存储子单元和第二存储子单元两个存储器组的应用场景。

14、在可选的实施方式中，所述下拉组件包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的输入端与所述第一存储子单元的读位线连接，所述第一晶体管的控制端与所述第一存储子单元的预充电信号连接，所述第一晶体管的输出端与所述第二晶体管的输入端连接；所述第二晶体管的控制端与所述第一开关组件的输入端连接，所述第二晶体管的输出端接地；所述第三晶体管的输入端与所述第二存储子单元的读位线连接，所述第三晶体管的控制端与所述第二存储子单元的预充电信号连接，所述第三晶体管的输出端与所述第二晶体管的输入端连接。

15、在可选的实施方式中，所述下拉组件包括：第一晶体管、第二晶体管、第三晶体管和下拉子组件；所述第一晶体管的输入端与所述第一存储子单元的读位线连接，所述第一晶体管的控制端与所述第一存储子单元的预充电信号连接，所述第一晶体管的输出端与所述第二晶体管的输入端连接；所述第二晶体管的控制端与所述第一开关组件的输入端连接，所述第二晶体管的输出端接地；所述第三晶体管的输入端与所述第二存储子单元的读位线连接，所述第三晶体管的控制端与所述第二存储子单元的预充电信号连接，所述第三晶体管的输出端与所述第二晶体管的输入端连接；所述下拉子组件包括至少一个分压晶体管和一个开关晶体管，所述分压晶体管和开关晶体管的数量相同；所述分压晶体管的输入端与所述第二晶体管的输入端连接，所述分压晶体管的控制端与所述第一开关组件的输入端连接，所述分压晶体管的输出端与所述开关晶体管的输入端连接；所述开关晶体管的控制端与下拉子组件控制信号连接，所述开关晶体管的输出端与接地。

16、在本技术实施例中，分压晶体管与第二晶体管并联连接，在对第一存储子单元进行读操作时，分压晶体管导通，可以增加第二晶体管的驱动强度，从而使得第一晶体管、第二晶体管与读位线形成的放电通路的放电能力增强；在对第二存储子单元进行读操作时，分压晶体管导通，可以增加第二晶体管的驱动强度，从而使得第三晶体管、第二晶体管与读位线形成的放电通路的放电能力增强；在读位线上挂载较多存储单元的情况下，进一步加快在读“0”时对读位线的下拉速度，从而提高存储器的读速度。

17、第二方面，本技术提供一种电子设备，包括：如前述实施方式任一项所述的存储器。