基于六列输入分离反相器的抗单粒子双翻转的SRAM单元

本发明涉及纳米集成电路抗软错误恢复锁存，尤其涉及一种基于六列输入分离反相器的抗单粒子双翻转的sram单元。

背景技术：

1、纳米集成电路抗软错误恢复锁存是针对集成电路（ic）在纳米尺度下的制造过程中可能面临的软错误问题而设计的一种技术。在纳米尺度下，ic的器件规模越来越小，电压降低，工作频率增加，使得芯片更容易受到一些外部因素的影响，从而引发软错误，例如位翻转、单粒子闩锁、单粒子瞬态等。

2、在集成电路单元的抗辐射恢复方面，相关研究人员更倾向于把目光投向sram单元的设计上。这是因为，sram是芯片中最容易受到辐射引起的单粒子翻转效应的部分之一，而且其故障对整个系统的性能和可靠性有着重要影响。以下是一些原因：

3、（1）易受辐射干扰

4、sram单元中的存储电荷相对较小，因此更容易受到来自粒子（例如中子或重离子）的辐射干扰，导致存储单元发生位翻转，从而引发数据错误。

5、（2）频繁访问

6、在许多应用中，sram被广泛用于缓存和寄存器等频繁访问的数据存储，因此对其可靠性的要求很高。一旦sram发生辐射引起的错误，可能导致严重的系统故障。

7、（3）关键性能影响

8、在一些关键性能要求极高的系统中，例如航天器、卫星、核电站等，sram的故障可能导致系统失效，因此对sram单元的抗辐射能力要求尤为重要。

9、（4）优化抗辐射设计的挑战

10、抗辐射设计需要在不影响性能的前提下提高芯片的稳定性。由于sram在性能和功耗方面的要求较高，使得在进行抗辐射设计时需要面临一系列挑战，包括如何减小电荷的敏感性、增加纠错能力等。

11、（5）关键系统保护

12、在一些关键系统中，如军事应用、航天器等，对于辐射的抗性是系统设计的一个基本要求。因此，研究人员更加关注提高sram单元的抗辐射性能，以确保这些关键系统的可靠性和稳定性。

13、总体来说，sram作为集成电路中一种常见的存储单元，其抗辐射性能的提升对于确保整个芯片和系统在辐射环境中的可靠性至关重要。因此，研究人员更倾向于在sram单元上进行抗辐射恢复的研究。

14、目前，已经有许多抗多节点翻转的sram单元设计问世，但这些sram单元大都存在以下问题：一是部分sram不能提供完全的snu恢复的能力；二是有些sram的开销较大，特别是读访问时间、写访问时间和功耗；三是为了减轻snu的影响，一些sram不得不使用额外的技术，如对一些晶体管的敏感和不敏感节点进行估算。这些解决方案增加了面积开销和设计复杂性。

技术实现思路

1、本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种基于六列输入分离反相器的抗单粒子双翻转的sram单元，使用了六个传输管和环形结构，sram单元节省读延迟和写延迟，环形结构产生的正反馈循环使sram单元从软错误中恢复。

2、根据本发明提出的一种基于六列输入分离反相器的抗单粒子双翻转的sram单元，包括循环存储模块和六个传输管；所述循环存储模块由六个输入分离反相器组成，包括第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6；所述六个传输管包括第一传输管n7、第二传输管n8、第三传输管n9、第四传输管n10、第五传输管n11、第六传输管n12；所述第一传输管n7、第二传输管n8、第三传输管n9、第四传输管n10、第五传输管n11、第六传输管n12的栅极均作为sram单元读写数据的开关，漏极连接位线控制读写的数据，源极分别连接存储模块的存储节点。

3、所述第一反相器inv1的第一信号输出端分别与所述第四反相器inv4的输入端n4和所述第六反相器inv6的输入端p6相连；

4、所述第二反相器inv2的信号输出端分别与所述第一反相器inv1的输入端p1和所述第三反相器inv3的输入端p3相连；

5、所述第三反相器inv3的信号输出端分别与所述第二反相器inv2的输入端p2和所述第四反相器inv4的输入端n4相连；

6、所述第四反相器inv4的信号输出端分别与所述第三反相器inv3的输入端n3和所述第五反相器inv5的输入端n5相连；

7、所述第五反相器inv5的信号输出端分别与所述第四反相器inv4的输入端p4和所述第六反相器inv6的输入端n6相连；

8、所述第六反相器inv6的信号输出端分别与所述第一反相器inv1的输入端n1和所述第五反相器inv5的输入端p5相连。

9、优选地，所述第一传输管n7的源极与所述循环存储模块的存储节点i1相连，所述第一传输管n7的栅极与字线wl相连，所述第一传输管n7的漏极与位线bl相连；

10、所述第二传输管n8的源极与所述循环存储模块的存储节点i2相连，所述第二传输管n8的栅极与字线wl相连，所述第二传输管n8的漏极与位线blb相连；

11、所述第三传输管n9的源极与所述循环存储模块的存储节点i3相连，所述第三传输管n9的栅极与字线wl相连，所述第三传输管n9的漏极与位线bl相连；

12、所述第四传输管n10的源极与所述循环存储模块的存储节点i4相连，所述第四传输管n10的栅极与字线wl相连，所述第四传输管n10的漏极与位线blb相连；

13、所述第五传输管n11的源极与所述循环存储模块的存储节点i5相连，所述第五传输管n11的栅极与字线wl相连，所述第五传输管n11的漏极与位线bl相连；

14、所述第六传输管n12的源极与所述循环存储模块的存储节点i6相连，所述第六传输管n12的栅极与字线wl相连，所述第六传输管n12的漏极与位线blb相连。

15、所述循环存储模块内部构成小环路，当i1 = 0时，所述小环路节点信号流向为i1→i6→i1和i4→i5→i4；当i1 = 1时，所述小环路节点信号流向为i1→i2→i1和i4→i3→i4，上一个节点的值正反馈到下一个节点的值。

16、六个所述输入分离反相器的结构相同，所述第一反相器inv1由一个pmos管mp1和一个nmos管mn1组成；其中，pmos管mp1的漏极与nmos管mn1的漏极相连接，连接点为第一反相器inv1的信号输出端；pmos管mp1的源极和pmos管mp1的衬底均连接电源vdd； nmos管mn1的衬底和nmos管mn1的源极均接地。

17、当字线wl = 0，sram单元进入锁存模式，单元的值通过循环的正反馈被存住，当字线wl = 1，sram单元进入读写模式，当位线bl = 1，blb =0时，向sram单元写入值1；当位线bl = 1，blb = 0时，向sram单元写入值0；当对位线bl和blb预充电至1时，通过放电后bl和blb的差值判断sram单元内存储的值。

18、本发明中的有益效果是：

19、（1）可靠性高，所有节点均可容忍单节点翻转并且可自恢复的，有多对节点对可容忍双节点翻转并且可自恢复的；

20、（2）使用较少mos管，与现有sram单元相比，降低了功耗开销，并且提升了sram单元容忍能力，具有更为优越的性能；

21、（3）具有低延迟性，由于使用了六个传输管，因此在透明模式下，位线bl/blb的电压变化更快，读写速度也因此变快，因此传输延迟低。