EEPROM器件的制作方法

本申请涉及半导体，尤其涉及一种eeprom器件。

背景技术：

1、在制备eeprom器件的工艺过程中，随着器件单元的不断缩小，如从0.18um缩小至0.15um，甚至是95nm，进而调节器件内在写操作或擦除操作时各存储单元的电压以满足eeprom写操作和擦除操作要求的难度也在不断增加。如在对eeprom器件进行写操作时，在部分未选择的存储单元中容易出现gidl（gate-induced drain leakage，栅致漏极泄漏）效应，使得gidl电流加剧而影响对eeprom器件进行的写操作。

技术实现思路

1、本申请提供了一种eeprom器件，本方案能够有效地改善gidl效应，有助于优化对eeprom器件的写操作。

2、第一方面，本申请提供了一种eeprom器件，其包括若干个设置在衬底层上的存储单元，各存储单元包括：

3、单元晶圆层设置在衬底层的上方，在单元晶圆层内设置有隧穿层，且用于连接选通管的漏极的位线设置在单元晶圆层内，在对eeprom器件进行写操作的情况下，未被选择的位线接入接地端电压，已被选择的位线接入第一高电平电压；

4、选通管包括选通栅极区，选通栅极区作为选通管的选通栅极，选通栅极区设置在单元晶圆层上，在对eeprom器件进行写操作的情况下，未被选择的选通栅极区接入大于接地端电压的预设电压，已被选择的选通栅极区接入第二高电平电压；

5、存储管包括控制栅极区和浮栅极区，控制栅极区作为存储管的控制栅极，浮栅极区作为存储管的浮栅极，浮栅极区设置单元晶圆层上且位于隧穿层的上方，控制栅极区位于浮栅极区的上方，且控制栅极区和浮栅极区之间设置有介电质层，以间隔控制栅极区和浮栅极区，在对eeprom器件进行写操作的情况下，控制栅极区接入接地端电压。

6、本申请的eeprom器件通过对选通管的控制，以对相应的存储单元中的存储管进行写操作或擦除操作，使得浮栅极区能够进行有效地的电子移动，在相应的存储单元被选择时，选通栅极区会接入相应的预设电压，以开启选通管，而且选通栅极区所接入的预设电压能够有效地减小位线与选通管的选通栅极之间的压差，且还能够提高击穿电压，使得达到击穿电压的难度增大，从而抑制gidl电流，有助于改善gidl效应。

技术特征：

1.一种eeprom器件，其特征在于，包括若干个设置在衬底层上的存储单元，所述存储单元包括：

2.根据权利要求1所述的eeprom器件，其特征在于，所述浮栅极区与所述隧穿层之间的氧化层的厚度小于所述浮栅极区与所述单元晶圆层之间的氧化层的厚度。

3.根据权利要求1所述的eeprom器件，其特征在于，所述介电质层包括依次层叠的第一氧化层、氮化层和第二氧化层。

4.根据权利要求3所述的eeprom器件，其特征在于，所述第一氧化层和所述第二氧化层均为二氧化硅层。

5.根据权利要求3或4所述的eeprom器件，其特征在于，所述氮化层为氮化硅层。

6.根据权利要求1所述的eeprom器件，其特征在于，所述预设电压的取值位于第一电压范围，所述第一电压范围内的电压值大于0v且小于或等于3v。

7.根据权利要求6所述的eeprom器件，其特征在于，在对eeprom器件进行写操作的情况下，未被选择的选通栅极区接入的预设电压为2v。

8.根据权利要求6或7所述的eeprom器件，其特征在于，在对eeprom器件进行写操作的情况下，已被选择的选通栅极区接入的第二高电平电压为14.5v。

9.根据权利要求1所述的eeprom器件，其特征在于，在对eeprom器件进行写操作的情况下，已被选择的位线接入的第一高电平电压为12.5v。

10.根据权利要求1所述的eeprom器件，其特征在于，还包括层间介质层，所述层间介质层设置在所述选通栅极区以及所述控制栅极区的上方，所述层间介质层用于形成电性隔离，且所述层间介质层与所述选通栅极区以及所述控制栅极区之间均设置有氮化硅层。

技术总结本申请提供了一种EEPROM器件，涉及半导体技术领域，解决了器件容易出现GIDL效应使得GIDL电流加剧而影响对EEPROM器件进行的写操作的问题，本方案的EEPROM器件通过对选通管的控制，以对相应的存储单元中的存储管进行写操作或擦除操作，使得浮栅极区能够进行有效地的电子移动，在相应的存储单元被选择时，选通栅极区会接入相应的预设电压，以开启选通管，而且选通栅极区所接入的预设电压能够有效地减小位线与选通管的选通栅极之间的压差，且还能够提高击穿电压，使得达到击穿电压的难度增大，从而抑制GIDL电流，有助于改善GIDL效应。技术研发人员：沈安星,余威明受保护的技术使用者：粤芯半导体技术股份有限公司技术研发日：技术公布日：2024/6/30