具有“分压”类型架构的EEPROM存储器类型的设备的制作方法

实现方式涉及非易失性存储器，例如电可擦除可编程(eeprom)存储器，特别是针对其擦除操作和编程操作具有“分压”类型架构的存储器，并且更具体地，涉及对信号进行控制，该信号借助逆变器类型的控制元件，在写入周期期间控制存储器字的存储器单元的状态晶体管的栅极，写入周期包括擦除这些存储器字，然后对这些存储器字进行编程。

背景技术：

1、在eeprom存储器中，存储器点中存储的比特的逻辑值由浮置栅极晶体管的阈值电压值来表示，阈值电压值可以通过编程或擦除操作根据需要被修改。浮置栅极晶体管的编程或擦除包括借助高电压、通过隧道效应(在本领域被称为“福勒-诺德海姆效应”)在晶体管的栅极中注入电荷或从晶体管的栅极中提取电荷。

2、在擦除期间，该高电压可以约为9伏到20伏，例如15伏。

3、该高电压是写入eeprom存储器所必需的，这种高电压在技术工艺和产品可靠性方面受限。

4、实际上，光刻还原，即，蚀刻细度的增加导致操作电压降低，并且该高电压在源极/衬底和漏极/衬底结或位于晶体管的漏极和源极之间的沟道中的泄漏以及栅极氧化物上的应力(“栅极应力”)，或者甚至晶体管的这些栅极氧化物的击穿方面变得更加成为问题。

5、因此，这些过早老化和/或晶体管击穿的风险对产品的可靠性有直接影响。

6、这就是为什么可以使用以上提到的“分压”解决方案的原因。更准确地，存储器平面的编程所需的高电压在正电压和负电压之间划分，使得正电压和负电压之间的差对应于足够高的编程电压。

7、这样的解决方案可以松解晶体管的电压电阻上的应力。

8、在分压类型架构中的x(行)方向上的控制比在常规架构中更复杂，因为存储器单元的每个物理行必须解码两个不同的信号，即，借助逆变器控制元件，用于控制存储器字的存储器单元的状态晶体管的栅极的信号以及用于控制对存储器单元的存取晶体管(或选择晶体管)的栅极进行控制的字线的信号。

9、因此，需要特别是在电流消耗和晶体管数量方面改进具有分压架构的非易失性存储器的行控制电路。

技术实现思路

1、根据一个方面，提出了一种具有分压类型架构的非易失性存储器设备，例如eeprom类型的存储器。

2、存储器设备包括矩阵存储器平面，矩阵存储器平面包括存储器字列。

3、这些存储器字分别由存储器单元组在存储器平面的每个行上形成(每个存储器单元形成存储器字的1个比特)。

4、每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管以及选择或存取晶体管(access transistor，又被称为接入晶体管)。

5、存储器字的存储器单元的所有状态晶体管由控制元件(通常是逆变器)在栅极上被控制。

6、同一行的所有控制元件由第一控制信号来控制，第一控制信号来自与所述行相关联的sr类型第一锁存器设备(“触发器”)。

7、存储器设备还包括行解码器，其被配置为，为了在存储器字中写入数据片段，选择包含该存储器字的行。

8、存储器设备还包括第一行控制电路，其与所述被选择的行相关联,并且被配置为，为了在存储器字中写入数据片段，向第一控制信号赋予与第一控制信号的第一逻辑状态相对应的擦除电压，然后赋予与第一控制信号的第二逻辑状态相对应的编程电压，但在存储器字的擦除和编程之间并不修改与该被选择的行相关联的第一锁存器设备的输出端子的状态。

9、因此，在实践中，第一锁存器设备以第一电源电压或高电压和第二电源电压或低电压被供电。

10、在擦除操作期间，高电压通常约为15伏，而低电压通常约为3伏。

11、在编程操作期间，高电压通常约为3伏，而低电压通常是负电压，例如等于-5伏。

12、因此，对于被选择的行，在包括擦除之后的编程的写入周期期间，第一控制信号依次从低逻辑状态(对应于低电压)进入高逻辑状态(对应于高电压)，即使该高电压的值在此处等于擦除操作中的低电压的值。

13、并且，此处，执行第一控制信号在擦除操作中的逻辑状态和该控制信号在编程操作中的逻辑状态之间的切换，但在擦除和编程之间并不修改与被选择的行相关联的第一锁存器设备的输出端子的状态，而在现有技术中，该输出端子的逻辑状态在擦除和编程之间被修改。

14、在现有技术中，这导致与状态晶体管的栅极所连接的控制元件相关的锁存器设备电源电压崩溃的风险，具有锁存器设备输出状态错误切换以及写入周期中间的电流峰值的风险。

15、这也导致电流消耗减少。

16、根据一个实现方式，第一行控制电路包括：第一控制电路，具有与第一锁存器设备的输出端子连接的第一电路输入；第二电路输入，被配置为接收第一控制信号；以及第一电路输出，被配置为传递第一控制信号，第一控制信号的逻辑状态取决于第一控制信号的值；以及第一控制级，被配置为传递该第一控制信号。

17、因此，此处，第一控制信号的逻辑状态的切换由锁存器设备下游所连接的控制电路来执行。

18、根据一个实现方式，第一控制电路包括：专用nor类型逻辑门，具有被连接到所述第一电路输入的第一栅极输入、被连接到第二电路输入的第二栅极输入和栅极输出；以及第一逆变器，被连接在栅极输出和第一电路输出之间。

19、因此，在该实现方式中，第一控制信号的逻辑状态的切换使用锁存器设备下游所连接的专用nor逻辑门来执行。

20、传递第一相应控制信号的线路具有相当的电容性，并且它们的切换导致显著的电流汲取。最紧凑的专用nor门使用六个晶体管，其缺点是将输出电流传输到输入。因此，避免这种情况是有利的。

21、专用nor门的输出处存在逆变器可以实现该目标。实际上，逆变器的行为类似于输出缓冲级。因此，承载第一控制信号的线路上的切换电流不会通过专用nor门的输出观察到，并且因此在该门的输入上也无法观察到。

22、该专用nor门逆变器组件可以使用特别紧凑的八个晶体管(六个用于门，两个用于逆变器)来完成。

23、相比之下，使用不将输出电流传输到其输入的方案完成的专用or门(从逻辑角度相当于专用nor门-逆变器组件)需要使用大于8个的若干个晶体管。

24、根据一个实现方式，存储器平面包括r个行，并且存储器设备包括：m个第一锁存器设备，每个第一锁存器设备与n个行的块相关联，r等于n乘以m的乘积，同样地，对于每个第一锁存器设备，分别与行块的n个行相关联的n个第一行控制装置与该第一锁存器设备相关联。

25、行解码器因此包括：块解码电路，被配置为从m个第一锁存器设备中选择第一锁存器设备；以及第一行解码电路，被配置为从行块的n个行中选择与被选择的第一锁存器设备相关联的行。

26、根据一个实现方式，块解码电路被连接到每个第一锁存器设备的置位输入，并且第一行解码电路在每个第一控制电路中包括第一逻辑门，第一逻辑门一方面在输入处被连接到第一电路输入，另一方面被连接到能够第一解码输入、并且在输出处被连接到专用nor逻辑门的第二输入，该第一解码输入被配置为接收行代码。

27、根据一个实现方式，同一行的存储器单元的所有选择晶体管由第二控制信号来控制，第二控制信号来自与所述行相关联的sr类型的第二锁存器设备。

28、行解码器然后被配置为，为了对存储器字中的数据片段进行编程，选择包含该存储器字的行，然后存储器设备包括第二行控制电路，第二行控制电路与所述被选择的行相关联，并且被配置为，为了对存储器字中的数据片段进行编程，向第二控制信号赋予选择电压。

29、第二行控制电路有利地包括第二控制电路，第二控制电路具有与第二锁存器设备的输出端子耦合的第一电路输入以及被配置为传递第二控制信号的第二电路输出。

30、同样，该第二控制电路被连接在第二锁存器设备的下游。

31、并且，第二控制电路在此有利地包括第二逆变器，其输出被连接到第二电路输出。

32、根据一个实现方式，由第一锁存器设备和第二锁存器设备形成的每个对与n个行的同一块相关联。

33、因此存储器设备针对每个第二锁存器设备，包括分别与该第二锁存器设备所关联的行块的n个行相关联的n个第二行控制电路，并且行解码器除了块解码电路外，还包括第二行解码电路，块解码电路被配置为从m个对中选择一对第一锁存器设备和第二锁存器设备，第二行解码电路被配置为从行块的n个行中选择与所选择的第二锁存器设备相关联的行。

34、根据一个实现方式，块解码电路被连接到每个第二锁存器设备的置位输入，并且第二行解码电路在每个第二控制电路中包括第二逻辑门，第二逻辑门一方面在输入处被连接到第一电路输入，另一方面被连接到能够接收行解码信号的第二解码输入，该第二逻辑门在输出处被连接到第二逆变器。

35、第一逻辑门和第二逻辑门有利地是nand门。

36、可以使用本身已知的任何类型的常规锁存器设备，例如诸如使用具有6个易失性存储器点(sram)类型晶体管的方案的锁存器设备。

37、这样的锁存器设备在集成电路的标称电源电压vdd下被置位或复位，这要求nmos晶体管的n沟道的电导率远大于pmos晶体管的p沟道的电导率。

38、该电导率条件通过调整晶体管的宽度/长度(w/l)比来获得。

39、但是，在将来适合使用电压vdd约为1.2伏甚至更低的低消耗存储器。

40、然而，对于慢速nmos晶体管和快速pmos晶体管，上述电导率条件要求pmos晶体管具有较大的沟道长度或nmos晶体管具有较大的沟道宽度。

41、因此，在有效生产的某些晶体管被证明是慢速nmos晶体管和/或快速pmos晶体管的情况下，有必要如上所述确定晶体管的尺寸。

42、因此，这导致晶体管尺寸的增加以及栅极电容的显着增加。

43、此外，如果有效生产的某些晶体管被证明是快速nmos晶体管和/或慢速pmos晶体管，则将获得锁存器设备在高电压传递和低电压传递之间的缓慢切换，反之亦然，因为pmos晶体管的尺寸会过小，并且因此导致非常低的电流。

44、因此，sram类型的电流锁存器设备不能在与nmos晶体管的阈值电压和pmos晶体管的阈值电压绝对值之间的最大值相等的电压vdd下操作。

45、此外，在晶体管的极端配置(mos晶体管的快或慢)中，它们在低电压vdd下具有非常不稳定的操作，这导致栅极表面增加以及栅极氧化层的击穿风险增加，以及在某些情况下导致长切换时间。

46、因此，在某些用途中，优选使用紧凑的锁存器设备，紧凑的锁存器设备能够在低电压vdd下操作，nmos和pmos晶体管之间没有电流冲突，并且被配置为尽可能减少pmos晶体管的栅极氧化物中的应力(“栅极应力”)，例如诸如法国专利申请号2205502中描述的锁存器设备，其中本领域技术人员可以可选地参考其内容，并且其内容以所有实践目的被并入到了本说明书中。

47、因此，有利地建议使用可控的完全的cmos的sr锁存触发器，其与控制模块组合，控制模块被配置为管理触发器的置位和复位以及触发器在其各个操作阶段使用的各种电压的值和时间序列。

48、根据一个实现方式，锁存器设备将根据命令，在其输出端子上传递并保持高电压(例如，15伏)或低电压(例如，3.5伏)。

49、根据该实现方式的锁存器设备包括锁存触发器，锁存触发器被配置为在第一电源电压和第二电源电压之间被供电，第二电源电压低于第一电源电压。

50、锁存触发器具有第一触发器输入和第二触发器输入以及与锁存器设备的输出端子连接的触发器输出。

51、锁存器设备还包括控制模块，其被配置为：当第一电源电压具有低于低电压的第一值(例如，等于1.2伏甚至更低的值vdd)时，将锁存触发器定位在置位状态或复位状态；然后定位锁存触发器，以将高电压赋予第一电源电压，并且将低电压赋予第二电源电压，并且同时从传递时间开始，在传递条件下向两个触发器输入传递理论上对应于禁止逻辑状态的两个输入电压，使得这两个输入电压实际上不会将所述触发器转换为禁止逻辑状态，从而在触发器输出上传递和保持高电压或低电压(根据触发器的初始“置位”或“复位”定位)。

52、本领域技术人员了解的是，sr触发器的禁止逻辑状态转化为同时对两个触发器输入施加置位(set)和复位条件。

53、当sr触发器包括nor逻辑门时，该禁止逻辑状态转化为向通过触发器的nmos晶体管观察到的两个触发器输入施加两个电压，nmos晶体管的栅极被连接到作为“1”逻辑状态的这两个触发器输入。

54、但是这两个输入电压的传递条件使得它们允许实际上避免禁止逻辑状态。

55、例如，这些传递条件包括在所述传递时间处和之后满足这两个输入电压的值、第二电源电压的值以及触发器的nmos晶体管的阈值电压之间的关系，nmos晶体管的栅极被连接到两个触发器输入。

56、高电压和低电压的值对应于对非易失性存储器单元进行擦除或编程的阶段中使用的值。

57、第一电源电压的第一值至少等于nmos晶体管的阈值电压的最大值和锁存器设备的pmos晶体管的阈值电压的绝对值。

58、此外，它有利地小于或等于1.2伏。

59、根据一个实现方式，锁存触发器包括第一逻辑门和第二逻辑门，有利地为nor门。

60、根据一个实现方式，第一逻辑门具有与第一触发器输入耦合的第一门输入、第二门输入和第一门输出。

61、第二逻辑门具有与第一门输出耦合的第一门输入、与第二触发器输入耦合的第二门输入以及与第一逻辑门的第二门输入和触发器输出耦合的第二门输出。

62、第一和第二逻辑门包括nmos晶体管，nmos晶体管的栅极被连接到第一触发器输入或第二触发器输入，并且控制模块被有利地配置为在触发器被定位(在其置位或复位状态)时，从所述传递时间开始，在每个触发器输入上传递所述对应的输入电压，输入电压的值低于第二电源电压的值增加nmos晶体管的阈值电压。

63、这允许获得这些晶体管的栅源电压，栅源电压低于其阈值电压，从而阻止并且因此避免触发器的禁止逻辑状态，同时避免这些nmos晶体管的泄漏。

64、可以在所述传递时间并且至少暂时地在每个触发器输入上传递所述输入电压，所述输入电压的值等于第二电源电压的值增加nmos晶体管的阈值电压。由于这样的输入电压不会被视为1”逻辑状态的表示，因此仍然无法获得禁止逻辑状态，但这会导致nmos晶体管处的电流泄漏。

65、根据一个实现方式，控制模块包括第一nand逻辑门，其能够在第一辅助电压和第二辅助电压之间被供电。

66、第一逻辑门具有被配置为接收用于对锁存触发器进行置位的逻辑信号的第一门输入、被配置为接收控制信号的第二门输入以及与第一触发器输入耦合的第一门输出。

67、控制模块还包括第二nand逻辑门，其被配置为在第一辅助电压和第二辅助电压之间被供电。

68、该第二nand逻辑门具有被配置为接收控制信号的第一门输入、被配置为接收用于对锁存触发器进行置位的逻辑信号的第二门输入以及与第二触发器输入耦合的第二门输出。

69、控制模块还包括控制电路，其被配置为根据触发器的各个操作阶段(例如，触发器处于非活动状态、对触发器进行置位、对触发器进行复位以及一旦触发器被置位或复位则在输出处传递并保持锁存触发器的高电压或低电压)，向控制信号分配逻辑值，在其活动或非活动逻辑状态下传递置位信号，在其非活动或活动逻辑状态下传递复位信号，并且管理第一电源电压、第二电源电压、第一辅助电源电压和第二辅助电源电压的值。