控制电路、控制方法和存储器与流程

本公开涉及半导体，尤其涉及一种控制电路、控制方法和存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)存在省电模式(power down mode)，在接收到省电模式进入信号后，存储器会进入省电模式，在省电模式下，存储器中的很多电路都停止工作，整体处于低功耗的状态；在接收到省电模式退出信号后，存储器会退出省电模式，恢复正常工作状态。然而，在存在命令/地址反向的情况下，电路可能会存在无法正常译码得到省电模式退出信号的问题。

技术实现思路

1、本公开实施例提供了一种控制电路、控制方法和存储器。

2、第一方面，本公开实施例提供了一种控制电路，包括：

3、输入控制模块，用于接收命令/地址控制信号和命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成第一驱动控制信号和第二驱动控制信号；

4、输入处理模块，用于接收所述命令/地址控制信号、所述第一驱动控制信号和所述第二驱动控制信号，在所述命令/地址控制信号处于使能状态时，根据所述第一驱动控制信号和所述第二驱动控制信号生成第一中间命令/地址信号；其中，在所述命令/地址控制信号处于使能状态时，指示处于省电模式；

5、逻辑译码模块，用于接收所述第一中间命令/地址信号和所述命令/地址反向信号，并在所述省电模式下根据所述命令/地址反向信号和所述第一中间命令/地址信号生成省电模式退出信号。

6、在一些实施例中，所述输入处理模块，还用于接收外部命令/地址信号，并在所述命令/地址控制信号处于非使能状态时，根据所述外部命令/地址信号生成所述第一中间命令/地址信号；其中，在所述命令/地址控制信号处于非使能状态时，指示处于正常模式；

7、所述逻辑译码模块，还用于在所述正常模式下根据所述命令/地址反向信号和所述第一中间命令/地址信号生成省电模式进入信号。

8、在一些实施例中，所述输入处理模块包括输入缓冲模块和驱动模块；所述输入缓冲模块的输出端和所述驱动模块的输出端连接作为所述输入处理模块的输出端，并与所述逻辑译码模块连接；其中：

9、所述输入缓冲模块，用于接收所述命令/地址控制信号和所述外部命令/地址信号，在所述命令/地址控制信号处于非使能状态时，对所述外部命令/地址信号进行驱动增强处理，得到所述第一中间命令/地址信号，并将所述第一中间命令/地址信号从其输出端输出；

10、所述驱动模块，用于接收所述第一驱动控制信号和所述第二驱动控制信号，在所述命令/地址控制信号处于使能状态时，根据所述第一驱动控制信号和所述第二驱动控制信号，生成所述第一中间命令/地址信号，并将所述第一中间命令/地址信号从其输出端输出。

11、在一些实施例中，所述驱动模块包括上拉模块和下拉模块，其中：

12、所述上拉模块，用于接收所述第一驱动控制信号，在所述第一驱动控制信号处于第一电平状态时，将所述驱动模块的输出端上拉至第二电平状态，以使所述第一中间命令/地址信号处于第二电平状态；

13、所述下拉模块，用于接收所述第二驱动控制信号，在所述第二驱动控制信号处于第二电平状态时，将所述驱动模块的输出端下拉至第一电平状态，以使所述第一中间命令/地址信号处于第一电平状态。

14、在一些实施例中，所述外部命令/地址信号包括n比特外部命令/地址子信号，所述第一中间命令/地址信号包括n比特第一中间命令/地址子信号，n为正整数；其中：

15、所述输入缓冲模块包括n个输入缓冲子模块，每个所述输入缓冲子模块对应接收1比特所述外部命令/地址子信号和所述命令/地址控制信号，在所述命令/地址控制信号处于非使能状态时，根据1比特所述外部命令/地址子信号生成1比特所述第一中间命令/地址子信号。

16、在一些实施例中，所述上拉模块包括第一p型晶体管，所述下拉模块包括第一n型晶体管，其中：

17、所述第一p型晶体管的栅极端用于接收所述第一驱动控制信号，所述第一p型晶体管的第一端与电源端连接，所述第一n型晶体管的栅极端用于接收所述第二驱动控制信号，所述第一n型晶体管的第一端与接地端连接，所述第一p型晶体管的第二端和所述第一n型晶体管的第二端连接作为所述驱动模块的输出端，用于输出所述第一中间命令/地址信号。

18、在一些实施例中，在所述命令/地址控制信号处于非使能状态时，所述第一驱动控制信号处于第二电平状态，所述第二驱动控制信号处于第一电平状态；

19、在所述命令/地址控制信号处于使能状态时，所述第一驱动控制信号和所述第二驱动控制信号的电平状态相同。

20、在一些实施例中，所述输入控制模块包括第一输入控制模块和第二输入控制模块，其中：

21、所述第一输入控制模块，用于接收所述命令/地址控制信号和所述命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成所述第一驱动控制信号；

22、所述第二输入控制模块，用于接收所述命令/地址控制信号和所述命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成所述第二驱动控制信号。

23、在一些实施例中，所述第一输入控制模块包括第一逻辑模块和第一缓冲模块，所述第二输入控制模块包括第二逻辑模块和第二缓冲模块，其中：

24、所述第一逻辑模块，用于接收所述命令/地址控制信号和所述命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成第一中间驱动控制信号；

25、所述第一缓冲模块，用于对所述第一中间驱动控制信号进行驱动增强处理，生成所述第一驱动控制信号；

26、所述第二逻辑模块，用于接收所述命令/地址控制信号和所述命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成第二中间驱动控制信号；

27、所述第二缓冲模块，用于对所述第二中间驱动控制信号进行驱动增强处理，生成所述第二驱动控制信号。

28、在一些实施例中，所述第一逻辑模块包括第一三态门和第二p型晶体管，所述第一三态门的输入端用于接收所述命令/地址反向信号，所述第一三态门的控制端和所述第二p型晶体管的栅极端均用于接收所述命令/地址控制信号，所述第二p型晶体管的第一端与电源端连接，所述第二p型晶体管的第二端和所述第一三态门的输出端均与所述第一缓冲模块的输入端连接；

29、所述第二逻辑模块包括第二三态门、第一非门和第二n型晶体管，所述第二三态门的输入端用于接收所述命令/地址反向信号，所述第二三态门的控制端和所述第一非门的输入端均用于接收所述命令/地址控制信号，所述第一非门的输出端与所述第二n型晶体管的栅极端连接，所述第二n型晶体管的第一端与接地端连接，所述第二n型晶体管的第二端和所述第二三态门的输出端均与所述第二缓冲模块的输入端连接。

30、在一些实施例中，所述第一缓冲模块和所述第二缓冲模块均包括串联的偶数个第二非门。

31、在一些实施例中，所述逻辑译码模块包括逻辑控制模块，所述逻辑控制模块的输入端和所述输入处理模块的输出端连接，其中：

32、所述逻辑控制模块，用于接收所述第一中间命令/地址信号和所述命令/地址反向信号，根据所述命令/地址反向信号和所述第一中间命令/地址信号进行逻辑处理，生成第二中间命令/地址信号。

33、在一些实施例中，所述逻辑控制模块，用于在所述命令/地址反向信号处于第一电平状态时，控制所述第二中间命令/地址信号与所述第一中间命令/地址信号的电平状态相同；或者，在所述命令/地址反向信号处于第二电平状态时，控制所述第二中间命令/地址信号与所述第一中间命令/地址信号的电平状态相反。

34、在一些实施例中，所述逻辑译码模块还包括第一采样模块和译码模块，所述第一采样模块的输入端和所述逻辑控制模块的输出端连接，所述译码模块的输入端和所述第一采样模块的输出端连接，其中：

35、所述第一采样模块，用于对所述第二中间命令/地址信号进行采样处理，得到第一采样信号；

36、所述译码模块，用于对所述第一采样信号进行译码处理，得到所述省电模式退出信号。

37、在一些实施例中，所述第二中间命令/地址信号包括n比特第二中间命令/地址子信号，所述控制电路还包括控制信号生成模块，所述控制信号生成模块与所述逻辑控制模块连接，用于接收目标命令/地址信号，所述目标命令/地址信号为所述n比特第二中间命令/地址子信号中的第n比特第二中间命令/地址子信号，n为小于或者等于n的正整数，其中：

38、所述控制信号生成模块，还用于接收时钟信号、省电模式进入信号和所述省电模式退出信号；根据所述时钟信号对所述目标命令/地址信号进行采样处理，生成第二采样信号；并根据所述第二采样信号、所述省电模式进入信号和所述省电模式退出信号进行逻辑处理，生成所述命令/地址控制信号。

39、在一些实施例中，所述控制信号生成模块包括第二采样模块和第三逻辑模块，其中：

40、所述第二采样模块，用于接收所述目标命令/地址信号和所述时钟信号，根据所述时钟信号对所述目标命令/地址信号进行采样处理，得到所述第二采样信号；

41、所述第三逻辑模块，用于接收所述省电模式进入信号、所述省电模式退出信号和所述第二采样信号，根据所述省电模式进入信号和所述省电模式退出信号生成省电模式使能信号，并根据所述第二采样信号和所述省电模式使能信号进行逻辑运算，生成所述命令/地址控制信号；

42、其中，在所述省电模式进入信号处于有效状态时，生成处于有效状态的省电模式使能信号，以使所述命令/地址控制信号处于使能状态；在所述省电模式退出信号处于有效状态时，生成处于无效状态的省电模式使能信号，以使所述命令/地址控制信号处于非使能状态。

43、在一些实施例中，所述第二采样模块包括第一d触发器，所述第三逻辑模块包括锁存模块和第一与非门，其中：

44、所述第一d触发器的输入端用于接收所述目标命令/地址信号，所述第一d触发器的时钟端用于接收所述时钟信号，所述第一d触发器的输出端与所述第一与非门的第一输入端连接，所述第一d触发器的输出端用于输出所述第二采样信号；

45、所述锁存模块的第一输入端用于接收所述省电模式进入信号，所述锁存模块的第二输入端用于接收所述省电模式退出信号，所述锁存模块的输出端用于输出省电模式使能信号；

46、所述第一与非门的第二输入端与所述锁存模块的输出端连接，所述第一与非门的输出端用于输出所述命令/地址控制信号。

47、在一些实施例中，所述锁存模块包括第二与非门、第三与非门和第三非门，其中：

48、所述第二与非门的第一输入端用于接收所述省电模式进入信号，所述第二与非门的第二输入端和所述第三与非门的输出端连接；所述第二与非门的输出端分别和所述第三与非门的第一输入端以及所述第三非门的输入端连接；所述第三与非门的第二输入端用于接收所述省电模式退出信号；所述第三非门的输出端与所述第一与非门的第二输入端连接。

49、在一些实施例中，所述控制电路还包括输入反向缓冲模块，其中：

50、所述输入反向缓冲模块，用于接收输入反向信号，对所述输入反向信号进行驱动增强处理，得到所述命令/地址反向信号。

51、在一些实施例中，所述输入反向缓冲模块包括串联的偶数个第四非门。

52、第二方面，本公开实施例提供了一种控制方法，包括：

53、通过输入控制模块接收命令/地址控制信号和命令/地址反向信号，根据所述命令/地址控制信号和所述命令/地址反向信号，生成第一驱动控制信号和第二驱动控制信号；

54、通过输入处理模块接收所述命令/地址控制信号、所述第一驱动控制信号和所述第二驱动控制信号，在所述命令/地址控制信号处于使能状态时，根据所述第一驱动控制信号和所述第二驱动控制信号生成第一中间命令/地址信号；其中，在所述命令/地址控制信号处于使能状态时，指示处于省电模式；

55、通过逻辑译码模块接收所述第一中间命令/地址信号和所述命令/地址反向信号，并在所述省电模式下根据所述命令/地址反向信号和所述第一中间命令/地址信号生成省电模式退出信号。

56、第三方面，本公开实施例提供了一种存储器，包括如第一方面任一项所述的控制电路。

57、本公开实施例提供了一种控制电路、控制方法和存储器，该控制电路包括：输入控制模块，用于接收命令/地址控制信号和命令/地址反向信号，根据命令/地址控制信号和命令/地址反向信号，生成第一驱动控制信号和第二驱动控制信号；输入处理模块，用于接收命令/地址控制信号、第一驱动控制信号和第二驱动控制信号，在命令/地址控制信号处于使能状态时，根据第一驱动控制信号和第二驱动控制信号生成第一中间命令/地址信号；其中，在命令/地址控制信号处于使能状态时，指示处于省电模式；逻辑译码模块，用于接收第一中间命令/地址信号和命令/地址反向信号，并在省电模式下根据命令/地址反向信号和第一中间命令/地址信号生成省电模式退出信号。这样，在命令/地址控制信号处于使能状态时，由第一驱动控制信号和第二驱动控制信号生成第一中间命令/地址信号，进而生成省电模式退出信号，保证在cai使能的情况下，也能够成功译码得到省电模式退出信号，从而有利于存储器正常工作，提升性能。