读写电路和存储器的制作方法

本公开涉及半导体，具体而言，涉及一种读写电路和存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是一种半导体存储器。在将dram应用至移动设备时，对待机功耗有较高的要求。

2、在预充电断电模式下，可能出现存储器中漏电流较大而影响设备功耗的问题。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种读写电路和存储器，进而至少在一定程度上克服漏电流大影响设备功耗的问题。

2、根据本公开的第一方面，提供了一种读写电路，包括写驱动电路，在未处于预充电断电模式时，写驱动电路用于根据写控制信号、第一预充电信号和预充电断电模式指示信号对全局数据线和互补全局数据线进行预充电，并在预充电后将待写入数据写入至全局数据线以及将待写入数据的反相数据写入至互补全局数据线；在处于预充电断电模式时，写驱动电路用于根据第一预充电信号和预充电断电模式指示信号停止对全局数据线和互补全局数据线进行预充电。

3、可选地，写驱动电路包括：预充电信号生成电路，用于根据预充电断电模式指示信号和第一预充电信号生成第二预充电信号；数据写入电路，用于在未处于预充电断电模式时，根据写控制信号和第二预充电信号对全局数据线和互补全局数据线进行预充电，并在预充电后将待写入数据写入至全局数据线以及将待写入数据的反相数据写入至互补全局数据线；以及在处于预充电断电模式时，根据第二预充电信号停止对全局数据线和互补全局数据线进行预充电。

4、可选地，预充电信号生成电路包括第一或非门和第一非门，其中：第一或非门的第一输入端接收预充电断电模式指示信号，第一或非门的第二输入端接收第一预充电信号；第一非门的输入端与第一或非门的输出端连接，第一非门的输出端输出第二预充电信号。

5、可选地，数据写入电路包括：第一数据写入子电路，用于根据写控制信号和第二预充电信号将待写入数据写入至全局数据线；第二数据写入子电路，用于根据写控制信号和第二预充电信号将待写入数据的反相数据写入至互补全局数据线。

6、可选地，第一数据写入子电路包括与门、第二非门、第二或非门、第一pmos晶体管、第三非门和第一nmos晶体管，其中：与门的第一输入端接收待写入数据，与门的第二输入端接收写控制信号；第二非门的输入端接收第二预充电信号；第二或非门的第一输入端与与门的输出端连接，第二或非门的第二输入端与第二非门的输出端连接；第一pmos晶体管的栅极与第二或非门的输出端连接，第一pmos晶体管的源极接收电源电压，第一pmos管的漏极与全局数据线连接；第三非门的输入端接收待写入数据；第一nmos晶体管的栅极与第三非门的输出端连接，第一nmos晶体管的源极接地，第一nmos晶体管的漏极与全局数据线连接。

7、可选地，第二数据写入子电路包括第二非门、第四非门、第三或非门、第二pmos晶体管、第五非门、第四或非门和第二nmos晶体管，其中：第四非门的输入端接收待写入数据；第三或非门的第一输入端与第二非门的输出端连接，第三或非门的第二输入端与第四非门的输出端连接；第二pmos晶体管的栅极与第三或非门的输出端连接，第二pmos晶体管的源极接收电源电压，第二pmos晶体管的漏极与互补全局数据线连接；第五非门的输入端接收写控制信号；第四或非门的第一输入端与第四非门的输出端连接，第四或非门的第二输入端与第五非门的输出端连接；第二nmos晶体管的栅极与第四或非门的输出端连接，第二nmos晶体管的源极接地，第二nmos晶体管的漏极与互补全局数据线连接。

8、可选地，数据写入电路还包括：第一预充电电路，用于根据第二预充电信号对全局数据线和互补全局数据线进行预充电。

9、可选地，第一预充电电路包括第二非门、第一pmos晶体管、第二pmos晶体管、第六非门和第三pmos晶体管，其中：第六非门的输入端与第二非门的输出端连接；第三pmos晶体管的栅极与第六非门的输出端连接，第三pmos晶体管的源极与全局数据线连接，第三pmos晶体管的漏极与互补全局数据线连接。

10、可选地，读写电路还包括：读写转换电路，与写驱动电路连接，读写转换电路用于根据写使能信号将全局数据线和互补全局数据线上的数据写入至本地数据线和互补本地数据线，还用于根据读使能信号将本地数据线和互补本地数据线上的数据读出至全局数据线和互补全局数据线。

11、可选地，读写转换电路包括第三nmos晶体管、第四nmos晶体管、第五nmos晶体管、第六nmos晶体管、第七nmos晶体管和第八nmos晶体管，其中：第三nmos晶体管的栅极与本地数据线连接，第三nmos晶体管的源极接地；第四nmos晶体管的栅极与互补本地数据线连接，第四nmos晶体管的源极接地；第五nmos晶体管的栅极接收读使能信号，第五nmos晶体管的源极与第三nmos晶体管的漏极连接，第五nmos晶体管的漏极与全局数据线连接；第六nmos晶体管的栅极接收读使能信号，第六nmos晶体管的源极与第四nmos晶体管的漏极连接，第六nmos晶体管的漏极与互补全局数据线连接；第七nmos晶体管的栅极接收写使能信号，第七nmos晶体管的源极与本地数据线连接，第七nmos晶体管的漏极与全局数据线连接；第八nmos晶体管的栅极接收写使能信号，第八nmos晶体管的源极与互补本地数据线连接，第八nmos晶体管的漏极与互补全局数据线连接。

12、可选地，读写转换电路还包括：第二预充电电路，用于根据第三预充电信号对本地数据线和互补本地数据线进行预充电。

13、可选地，第二预充电电路包括第四pmos晶体管、第五pmos晶体管和第六pmos晶体管，其中：第四pmos晶体管的栅极接收第三预充电信号，第四pmos晶体管的源极接收电源电压，第四pmos晶体管的漏极与本地数据线连接；第五pmos晶体管的栅极接收第三预充电信号，第五pmos晶体管的源极接收电源电压，第五pmos晶体管的漏极与互补本地数据线连接；第六pmos晶体管的栅极接收第三预充电信号，第六pmos晶体管的源极与本地数据线连接，第六pmos晶体管的漏极与互补本地数据线连接。

14、可选地，读写电路还包括：读驱动电路，与读写转换电路连接，读驱动电路用于放大全局数据线和互补全局数据线上的数据并生成目标读出数据。

15、可选地，读驱动电路包括信号放大电路和锁存电路，其中：信号放大电路，用于对全局数据线和互补全局数据线上的数据的电压进行放大并输出第一中间信号和第一互补中间信号；锁存电路的输入端分别接收第一中间信号和第一互补中间信号，锁存电路的输出端输出目标读出数据。

16、可选地，信号放大电路包括第一级放大电路和第二级放大电路，其中：第一级放大电路，用于将全局数据线和互补全局数据线上的数据的电压进行放大得到第二中间信号和第二互补中间信号；第二级放大电路，用于分别对第二中间信号和第二互补中间信号进行反相处理，得到第一中间信号和第一互补中间信号。

17、可选地，第二级放大电路包括第一子放大电路和第二子放大电路，其中：第一子放大电路，用于对第二中间信号进行反相处理，得到第一中间信号；第二子放大电路，用于对第二互补中间信号进行反相处理，得到第一互补中间信号。

18、可选地，第一级放大电路包括第七pmos晶体管、第八pmos晶体管、第九nmos晶体管和第十nmos晶体管，其中：第七pmos晶体管的栅极、第八pmos晶体管的漏极、第九nmos晶体管的栅极和第十nmos晶体管的漏极连接于第一耦合节点，第一耦合节点耦接互补全局数据线并输出第二中间信号；第七pmos晶体管的漏极、第八pmos晶体管的栅极、第九nmos晶体管的漏极和第十nmos晶体管的栅极连接于第二耦合节点，第二耦合节点耦接全局数据线并输出第二互补中间信号；第七pmos晶体管的源极和第八pmos晶体管的源极接收电源电压；第九nmos晶体管的源极和第十nmos晶体管的源极接地。

19、可选地，第一子放大电路包括第九pmos晶体管和第十一nmos晶体管，第二子放大电路包括第十pmos晶体管和第十二nmos晶体管，其中：第九pmos晶体管的栅极和第十一nmos晶体管的栅极均与第一耦合节点连接；第九pmos晶体管的源极接收电源电压，第十一nmos晶体管的源极接地；第九pmos晶体管的漏极和第十一nmos晶体管的漏极连接，用于输出第一中间信号；第十pmos晶体管的栅极和第十二nmos晶体管的栅极均与第二耦合节点连接；第十pmos晶体管的源极接收电源电压，第十二nmos晶体管的源极接地；第十pmos晶体管的漏极和第十二nmos晶体管的漏极连接，用于输出第一互补中间信号。

20、可选地，第一级放大电路还包括第十一pmos晶体管和第十二pmos晶体管，其中：第十一pmos晶体管的栅极和第十二pmos晶体管的栅极均用于接收读选择信号；第十一pmos晶体管的源极与全局数据线连接，第十一pmos晶体管的漏极与第二耦合节点连接；第十二pmos晶体管的源极与互补全局数据线连接，第十二pmos晶体管的漏极与第一耦合节点连接。

21、可选地，第一级放大电路还包括第十三nmos晶体管，其中：第十三nmos晶体管的栅极接收读放大使能信号；第十三nmos晶体管的漏极与第九nmos晶体管的源极和第十nmos晶体管的源极连接；第十三nmos晶体管的源极接地。

22、可选地，读驱动电路还包括第三预充电电路，其中：第三预充电电路，用于根据读放大使能信号和读选择信号生成第四预充电信号；以及根据第四预充电信号对第一耦合节点和第二耦合节点进行预充电。

23、可选地，第三预充电电路包括第七非门、与非门、第十三pmos晶体管、第十四pmos晶体管和第十五pmos晶体管，其中：第七非门的输入端用于接收读放大使能信号，与非门的第一输入端用于接收读选择信号，与非门的第二输入端与第七非门的输出端连接；与非门的输出端与第十三pmos晶体管的栅极、第十四pmos晶体管的栅极和第十五pmos晶体管的栅极连接，与非门的输出端用于输出第四预充电信号；第十三pmos晶体管的源极和第十四pmos晶体管的源极均接收电源电压；第十三pmos晶体管的漏极与第十五pmos晶体管的漏极连接于第二耦合节点；第十四pmos晶体管的漏极与第十五pmos晶体管的源极连接于第一耦合节点。

24、可选地，锁存电路包括第五或非门和第六或非门，其中：第五或非门的第一输入端用于接收第一中间信号，第六或非门的第一输入端用于接收第一互补中间信号，第五或非门的第二输入端与第六或非门的输出端连接，第六或非门的第二输入端与第五或非门的输出端连接，第六或非门的输出端用于输出目标读出数据。

25、根据本公开的第二方面，提供了一种存储器，包括上述任一种读写电路。

26、在本公开的一些实施例所提供的技术方案中，在处于预充电断电模式下，写驱动电路可以根据第一预充电信号和预充电断电模式指示信号停止对全局数据线和互补全局数据线的预充电，由此，可以避免在预充电断电模式下对数据线进行预充电而产生的漏电流，进而减少预充电断电模式的电流，有助于降低预充电断电模式下的功耗。

27、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。