刷新控制电路及其存储器的制作方法

本公开实施例涉及半导体，提供一种刷新控制电路及其存储器。

背景技术：

1、半导体存储器装置，例如动态随机存取存储器(dram，dynamic random accessmemory)可将数据作为位存储在使用电容器及晶体管实施的存储器单元中。例如，电容器的电荷状态(例如，充电或放电)可确定存储器单元是否将“1”或“0”存储为二进制值。

2、然而，由于使用具有自然放电速率的电容器，因此存储器单元可能随时间推移而丢失其状态。为了防止这种状态丢失，可周期性地重写存储器单元，该过程被称为刷新。随着半导体存储器装置中存储器单元的集成密度的增加，存储器单元中的频繁行或字线激活(例如，在“攻击者”字线中)可能引起相关联字线选择线上的电压波动，这可能引发在属于附近或邻近字线(例如“受害者”字线)的电容器中的高于自然放电速率的放电速率。如果受影响存储器单元在其丢失太多电荷之前未被刷新，那么可能发生这些干扰错误。这种效应被称为“行锤效应”。

3、在执行更大数目的存储器操作(例如，存储器单元的刷新或行锤刷新操作)时，一个操作的时序可能影响另一操作，不同操作之间的配合工作有待进一步改善。

技术实现思路

1、本公开实施例提供一种刷新控制电路及其存储器，至少有利于提高对第一刷新信号和第二刷新信号的利用率。

2、根据本公开一些实施例，本公开实施例一方面提供一种刷新控制电路，包括：地址输出电路，被配置为，响应于第一刷新信号输出第一目标行地址，以及，响应于第二刷新信号和行锤刷新使能信号输出第二目标行地址或行锤受害地址中的一者，所述第一刷新信号处于有效状态的阶段不同于所述第二刷新信号处于有效状态的阶段；其中，所述第一目标行地址与存储阵列中的至少一条字线对应，所述第二目标行地址与至少一条冗余字线对应。

3、在一些实施例中，所述刷新控制电路还包括：刷新命令解码电路，被配置为，响应于刷新命令生成所述第一刷新信号和所述第二刷新信号，所述第一刷新信号处于有效状态的阶段先于所述第二刷新信号处于有效状态的阶段发生。

4、在一些实施例中，所述刷新控制电路还包括：地址解码电路，被配置为，对接收的所述第一目标行地址进行解码以输出第一控制信号，以激活与所述第一目标行地址对应的字线，或者，对接收的所述第二目标行地址或所述行锤受害地址中的一者进行解码以输出第二控制信号，以激活与所述第二目标行地址对应的字线或与所述行锤受害地址对应的字线；地址传输路径，与所述地址输出电路和所述地址解码电路电连接，被配置为，响应于所述第一刷新信号的有效状态将所述第一目标行地址传送至所述地址解码电路，或者，响应于所述第二刷新信号的有效状态将所述第二目标行地址或所述行锤受害地址中的一者传送至所述地址解码电路。

5、在一些实施例中，所述地址输出电路包括：具有第一输出端的第一地址输出电路，被配置为，响应于所述第一刷新信号通过所述第一输出端输出所述第一目标行地址，且响应于所述第一刷新信号在输出所述第一目标行地址后改变所述第一输出端输出的所述第一目标行地址；具有第二输出端的第二地址输出电路，被配置为，所述第二输出端输出所述第二目标行地址，且基于所述行锤刷新使能信号判断是否在输出所述第二目标行地址后根据所述第二刷新信号改变所述输出端输出的所述第二目标行地址；行地址选择电路，被配置为，接收所述行锤受害地址和所述第二输出端输出的所述第二目标行地址，并响应于选择信号输出所述第二目标行地址和所述行锤受害地址中的一者。

6、在一些实施例中，所述第二地址输出电路还被配置为，若所述行锤刷新使能信号处于有效状态，所述第二地址输出电路不改变输出的所述第二目标行地址，若所述行锤刷新使能信号处于无效状态，所述第二地址输出电路根据所述第二刷新信号改变输出的所述第二目标行地址，处于所述有效状态的信号和处于所述无效状态的信号互为反相信号。

7、在一些实施例中，所述选择信号为所述行锤刷新使能信号。

8、在一些实施例中，所述刷新控制电路还包括：选择信号生成电路，被配置为，响应于所述第二刷新信号和所述行锤刷新使能信号生成所述选择信号；其中，若所述第二刷新信号处于无效状态，所述选择信号也处于无效状态，若所述第二刷新信号处于有效状态，所述选择信号与所述行锤刷新使能信号互为反相信号，处于所述有效状态的信号和处于所述无效状态的信号互为反相信号，当所述选择信号为无效状态时，所述行地址选择电路输出所述行锤受害地址，当所述选择信号为有效状态时，所述行地址选择电路输出所述第二目标地址。

9、在一些实施例中，所述选择信号生成电路包括：第一反相电路和与非门电路，所述与非门电路的一输入端接收所述第二刷新信号，所述与非门电路的另一输入端与所述第一反相电路的输出端电连接，所述第一反相电路的输入端接收所述行锤刷新使能信号；第二反相电路，所述第二反相电路的输入端与所述与非门电路的输出端电连接，所述第二反相电路的输出端输出所述选择信号。

10、在一些实施例中，所述选择信号生成电路包括：第三反相电路和与门电路，所述与门电路的一输入端接收所述第二刷新信号，所述与门电路的另一输入端与所述第三反相电路的输出端电连接，所述第三反相电路的输入端接收所述行锤刷新使能信号，所述与门电路的输出端输出所述选择信号。

11、在一些实施例中，与所述第一目标行地址对应的字线的数量为多条。

12、在一些实施例中，与所述第一目标行地址对应的字线的数量为8。

13、在一些实施例中，与所述第二目标行地址对应的所述冗余字线的数量为多条。

14、在一些实施例中，与所述第二目标行地址对应的所述冗余字线的数量为2。

15、在一些实施例中，所述刷新控制电路还包括：行锤受害地址生成电路，被配置为，基于所述行锤刷新使能信号先后输出不同的所述行锤受害地址。

16、根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括如上述任一项所述的刷新控制电路。

17、本公开实施例提供的技术方案至少具有以下优点：

18、刷新控制电路的地址输出电路基于第一刷新信号输出第一目标行地址，基于第二刷新信号输出第二目标行地址或行锤受害地址中的一者。如此，存储器能够在执行刷新操作时，基于第一目标行地址激活存储阵列中的字线并对字线上的存储单元进行刷新，基于第二目标行地址激活存储阵列中的冗余字线并对冗余字线上的存储单元进行刷新或基于行锤受害地址激活行锤受害字线并对行锤受害字线上的存储单元进行刷新，进而在一次刷新操作中能够完成对存储阵列中字线上的存储单元的刷新以外，还能刷新冗余字线上的存储单元或行锤受害字线上的存储单元，从而提高刷新信号的利用率，在较短时间内刷新完存储阵列中字线和冗余字线上的存储单元，同时兼顾行锤受害字线的刷新，有效提高了刷新效率。

技术特征：

1.一种刷新控制电路，其特征在于，包括：

2.如权利要求1所述的刷新控制电路，其特征在于，还包括：

3.如权利要求1所述的刷新控制电路，其特征在于，还包括：

4.如权利要求1至3任一项所述的刷新控制电路，其特征在于，所述地址输出电路包括：具有第一输出端的第一地址输出电路，被配置为，响应于所述第一刷新信号通过所述第一输出端输出所述第一目标行地址，且响应于所述第一刷新信号在输出所述第一目标行地址后改变所述第一输出端输出的所述第一目标行地址；

5.如权利要求4所述的刷新控制电路，其特征在于，所述第二地址输出电路还被配置为，若所述行锤刷新使能信号处于有效状态，所述第二地址输出电路不改变输出的所述第二目标行地址，若所述行锤刷新使能信号处于无效状态，所述第二地址输出电路根据所述第二刷新信号改变输出的所述第二目标行地址，处于所述有效状态的信号和处于所述无效状态的信号互为反相信号。

6.如权利要求4所述的刷新控制电路，其特征在于，所述选择信号为所述行锤刷新使能信号。

7.如权利要求4所述的刷新控制电路，其特征在于，还包括：

8.如权利要求7所述的刷新控制电路，其特征在于，所述选择信号生成电路包括：

9.如权利要求7所述的刷新控制电路，其特征在于，所述选择信号生成电路包括：

10.如权利要求1至3任一项所述的刷新控制电路，其特征在于，与所述第一目标行地址对应的字线的数量为多条。

11.如权利要求10所述的刷新控制电路，其特征在于，与所述第一目标行地址对应的字线的数量为8。

12.如权利要求1至3任一项所述的刷新控制电路，其特征在于，与所述第二目标行地址对应的所述冗余字线的数量为多条。

13.如权利要求12所述的刷新控制电路，其特征在于，与所述第二目标行地址对应的所述冗余字线的数量为2。

14.如权利要求1至3任一项所述的刷新控制电路，其特征在于，还包括：

15.一种存储器，其特征在于，包括：如权利要求1至14任一项所述的刷新控制电路。

技术总结本公开实施例涉及半导体技术领域，提供一种刷新控制电路及其存储器，刷新控制电路包括：地址输出电路，被配置为，响应于第一刷新信号输出第一目标行地址，以及，响应于第二刷新信号和行锤刷新使能信号输出第二目标行地址或行锤受害地址中的一者，第一刷新信号处于有效状态的阶段不同于第二刷新信号处于有效状态的阶段；其中，第一目标行地址与存储阵列中的至少一条字线对应，第二目标行地址与至少一条冗余字线对应。本公开实施例至少有利于提高对第一刷新信号和第二刷新信号的利用率。技术研发人员：鲁耀华受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/18