一种多芯片并联的门级驱动回路全耦合电感电路拓扑

本发明属于电子，尤其涉及一种多芯片并联的门级驱动回路全耦合电感电路拓扑。

背景技术：

1、sic mosfet由于其高开关速度、高工作结温和高导热性，得到了越来越多的关注和广泛的应用。受现有制造工艺和成本的限制，sic mosfet的最大额定电流一般低于150a。因此，sic mosfet为提高额定功率经常并联运行。然而，并联芯片之间的不平衡动态电流会造成器件导通和开关损耗不均衡，进而缩短设备寿命。

2、为了解决动态电流不均的问题，目前已经有提出了在驱动回路中串入耦合电感可以有效降低动态电流差异的方法，该方法不用更改主回路结构，便于应用，然而，该方法在并联的驱动回路阻抗不一致时，其均流效果会变差，甚至会增加动态电流的不均衡程度。

3、目前已提出的两芯片驱动回路全耦合电感虽然能减小动态电流不均衡的问题，但当芯片增加时，不具有拓展性，对于多芯片结构，为实现减小动态电流的目的，需提出新型多芯片驱动回路串入电感的全耦合结构。

技术实现思路

1、为解决上述技术问题，本发明提出了一种多芯片并联的门级驱动回路全耦合电感电路拓扑，对于多芯片结构，能够实现减小动态电流的目的。

2、为实现上述目的，本发明提出了一种多芯片并联的门级驱动回路全耦合电感电路拓扑，包括：功率回路和多芯片门级驱动回路；

3、所述功率回路用于提供能量及通流回路；

4、所述多芯片门级驱动回路用于驱动芯片门级开关动作，所述多芯片门级驱动回路中串联入若干全耦合电感，所述全耦合电感在并联门级支路中相互耦合。

5、可选的，所述功率回路包括：直流总线连接支路、负载连接支路和多芯片并联支路；

6、所述直流总线连接支路用于等效直流电容寄生电感；

7、所述负载连接支路用于平衡电路电流；

8、所述多芯片并联支路用于将各芯片并联。

9、可选的，所述直流总线连接支路包括：直流电压源、直流连接体电容、第一总线连接电感和第二总线连接电感，其中，所述直流电压源与第一总线连接电感串联，串联后的所述直流电压源与第一总线连接电感与直流连接体电容并联，并联后再与所述第二总线连接电感串联。

10、可选的，所述负载连接支路包括：续流二极管和负载电感，其中，所述续流二极管和负载电感串联。

11、可选的，所述多芯片并联支路由若干个并联芯片构成。

12、可选的，所述多芯片门级驱动回路包括：内部门级支路和外部门级支路，内部门级支路和外部门级支路串联；

13、所述内部门级支路用于等效驱动回路的全耦合；

14、所述外部门级支路用于等效外部驱动支路参数；

15、可选的，所述内部门级支路包括：门级电阻、第一全耦合电感和第二全耦合电感，其中，所述门级电阻、第一全耦合电感和第二全耦合电感依次串联连接，所述门级电阻还与所述芯片的门级串联连接。

16、可选的，所述内部门级支路的全耦合方式为：第i个支路的第一全耦合电感与第i+1支路的第二全耦合电感耦合，第二全耦合电感与第i-1支路的第二全耦合电感耦合

17、可选的，所述外部门级支路包括：驱动电压源、外部门级电阻和外部门级电感，其中，所述驱动电压源、外部门级电阻和外部门级电感依次串联连接，所述驱动电源的负极与所述芯片的源极连接。

18、与现有技术相比，本发明具有如下优点和技术效果：

19、本发明通过全耦合电感在每个门级支路中串入较大的感性元件增大阻抗，同时相同阻抗的耦合绕组避免了大电感对整个驱动回路阻抗的影响，该方法在并联的驱动回路阻抗不一致时，均流效果依旧很好，解决动态电流不均的问题，且该方法不用更改主回路结构，便于应用。

技术特征：

1.一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，包括：功率回路和多芯片门级驱动回路；

2.根据权利要求1所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述功率回路包括：直流总线连接支路、负载连接支路和多芯片并联支路；

3.根据权利要求2所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述直流总线连接支路包括：直流电压源、直流连接体电容、第一总线连接电感和第二总线连接电感，其中，所述直流电压源与第一总线连接电感串联，串联后的所述直流电压源与第一总线连接电感与直流连接体电容并联，并联后再与所述第二总线连接电感串联。

4.根据权利要求2所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述负载连接支路包括：续流二极管和负载电感，其中，所述续流二极管和负载电感串联。

5.根据权利要求2所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述多芯片并联支路由若干个并联芯片构成。

6.根据权利要求5所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述多芯片门级驱动回路包括：内部门级支路和外部门级支路，内部门级支路和外部门级支路串联；

7.根据权利要求6所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述内部门级支路包括：门级电阻、第一全耦合电感和第二全耦合电感，其中，所述门级电阻、第一全耦合电感和第二全耦合电感依次串联连接，所述门级电阻还与所述芯片的门级串联连接。

8.根据权利要求7所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述内部门级支路的全耦合方式为：第i个支路的第一全耦合电感与第i+1支路的第二全耦合电感耦合，第二全耦合电感与第i-1支路的第二全耦合电感耦合。

9.根据权利要求6所述的一种多芯片并联的门级驱动回路全耦合电感电路拓扑，其特征在于，所述外部门级支路包括：驱动电压源、外部门级电阻和外部门级电感，其中，所述驱动电压源、外部门级电阻和外部门级电感依次串联连接，所述驱动电压源的负极与并联的多芯片的源极连接。

技术总结本发明公开一种多芯片并联的门级驱动回路全耦合电感电路拓扑，包括：功率回路和多芯片门级驱动回路；所述功率回路用于提供能量及通流回路；所述多芯片门级驱动回路用于驱动芯片门级开关动作，所述多芯片门级驱动回路中串联若干全耦合电感，所述全耦合电感在并联门级支路中相互耦合。本发明通过该拓扑在每个门极支路中串入较大的感性元件增大阻抗，同时相同阻抗的耦合绕组避免了大电感对整个驱动回路阻抗的影响，从而实现动态电流平衡。技术研发人员：陈材,吕坚玮,刘佳欣,柳依鹏,康勇受保护的技术使用者：华中科技大学技术研发日：技术公布日：2024/8/1