半导体封装件及其制法的制作方法

本发明涉及一种半导体封装技术，尤其涉及一种具有嵌埋电子元件的半导体封装件及其制法。

背景技术：

1、目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(chip scalepackage，简称csp)、芯片直接贴附封装(direct chip attached，简称dca)或多芯片模块封装(multi-chip module，简称mcm)等型态的封装模块。通常半导体芯片会接置于一封装基板上。

2、图1为现有半导体封装件1的剖视图。如图1所示，于一封装基板10上的介电体12中配置不同线路规格的布线结构11与线路结构13，再将多个如处理器芯片(processor die)与存储器芯片(memory die)等的半导体元件19设于该布线结构11与线路结构13上，使该多个半导体元件19借由焊锡球17电性连接该布线结构11的布线层110与线路结构13的线路层130上。

3、然而，现有半导体封装件1中，该多个半导体元件19设于该布线结构11与线路结构13上，导致该半导体封装件1的高度难以降低，因而难以符合薄化的需求。

4、再者，该多个半导体元件19需借由焊锡球17电性连接该布线层110与线路层130，导致该多个半导体元件19与布线层110及线路层130之间的信号传输发生损耗的问题。

5、另外，该布线层110与线路层130的线路规格(如线宽或线距)不同，故难以于同一介电体12中进行制作，导致制作成本极高。

6、因此，如何克服上述现有制法的问题，实已成目前亟欲解决的课题。

技术实现思路

1、鉴于上述现有技术的种种缺陷，本发明提供一种半导体封装件，包括：封装基板，包含：核心板体，具有相对的第一侧与第二侧及至少一连通该第一侧与第二侧的导电通孔；线路结构，设于该核心板体的第一侧与第二侧上并电性连接该导电通孔，其中，该线路结构具有至少一绝缘层、设于该绝缘层上的第一线路层及多个设该绝缘层中以电性连接该导电通孔与该第一线路层的导电盲孔；介电层，分别设于各该线路结构上；第一布线层，嵌埋于该核心板体的第一侧上的该介电层中；及导电柱体，形成于该介电层中以电性连接该第一布线层与该第一线路层；以及电子元件，设于该核心板体的第一侧上并电性连接该第一线路层，其中，该绝缘层包覆该电子元件，且该第一线路层借由该多个导电盲孔的至少其中一个电性连接该电子元件。

2、本发明亦提供一种半导体封装件的制法，包括：提供一核心板体，其具有相对的第一侧与第二侧及至少一连通该第一侧与第二侧的导电通孔；将电子元件设于该核心板体的第一侧上；形成线路结构于该核心板体的第一侧与第二侧上，以令该线路结构电性连接该导电通孔与该电子元件，其中，该线路结构具有一包覆该电子元件的绝缘层、设于该绝缘层上的第一线路层及多个设该绝缘层中以电性连接该导电通孔、电子元件与该第一线路层的导电盲孔；分别于各该线路结构上形成介电层；于该核心板体的第一侧上的该介电层中嵌埋第一布线层；以及形成导电柱体于该介电层中以电性连接该第一布线层与该第一线路层。

3、前述的半导体封装件及其制法中，该电子元件为有源元件、无源元件或无核心层式布线结构。

4、前述的半导体封装件及其制法中，该第一布线层的表面齐平该介电层的表面。

5、前述的半导体封装件及其制法中，该第一布线层具有对应该导电柱体的环状对位部。

6、前述的半导体封装件及其制法中，还包括于该核心板体的第二侧的介电层上形成一电性连接该第一线路层的增层结构。

7、由上可知，本发明的半导体封装件及其制法中，主要借由将该电子元件嵌埋于该封装基板中，以降低该半导体封装件的高度，使该半导体封装件符合薄化的需求。

8、再者，该电子元件直接电性连接该导电盲孔，以避免该电子元件与第一线路层之间的信号传输发生损耗的问题。

9、另外，借由嵌埋具有较小线路规格的电子元件，使该第一线路层的线路规格(如线宽或线距)无需局部变更，故于同一绝缘层上只需进行相同线路规格的工艺，因而能大幅降低制作成本。

技术特征：

1.一种半导体封装件，包括：

2.如权利要求1所述的半导体封装件，其中，该电子元件为有源元件、无源元件或无核心层式布线结构。

3.如权利要求1所述的半导体封装件，其中，该第一布线层的表面齐平该介电层的表面。

4.如权利要求1所述的半导体封装件，其中，该第一布线层具有对应该导电柱体的环状对位部。

5.如权利要求1所述的半导体封装件，其中，该半导体封装件还包括设于该核心板体的第二侧的介电层上的增层结构，其电性连接该第一线路层。

6.一种半导体封装件的制法，包括：

7.如权利要求6所述的半导体封装件的制法，其中，该电子元件为有源元件、无源元件或无核心层式布线结构。

8.如权利要求6所述的半导体封装件的制法，其中，该第一布线层的表面齐平该介电层的表面。

9.如权利要求6所述的半导体封装件的制法，其中，该第一布线层具有对应该导电柱体的环状对位部。

10.如权利要求6所述的半导体封装件的制法，其中，该制法还包括于该核心板体的第二侧的介电层上形成一电性连接该第一线路层的增层结构。

技术总结本发明提出一种半导体封装件及其制法，包括将电子元件嵌埋于该封装基板中，以降低该半导体封装件的高度，使该半导体封装件符合薄化的需求。技术研发人员：陈盈儒,陈敏尧,林松焜,阙君桦,张垂弘,李佩静,张振湖受保护的技术使用者：芯爱科技（南京）有限公司技术研发日：技术公布日：2024/11/4