一种用于测试流水线存储器读取时间的电路、芯片及方法与流程

本发明涉及集成电路，特别涉及一种用于测试流水线存储器读取时间的电路、芯片及方法。

背景技术：

1、流水线设计(pipeline)是一种典型的面积换性能的设计，其一方面通过对长功能路径的合理划分，在同一时间内同时并行多个该功能请求，大大提高了某个功能的吞吐率；另一方面由于长功能路径被切割成短路径，可以达到更高的工作频率，如果不需要提高工作频率，多出来的提频空间可以用于降压降功耗。基于此，pipeline设计也被应用于诸如三态寻址存储器等存储器设计中。多级流水线输出的存储器可以减少组合逻辑中的级数，缩短存储元件间的数据通路。

2、在实际应用中，系统软件往往需要适配存储器的读写速度，对于多级流水线输出的存储器而言，其读写速度与设计相关，因此需要设计相应的测试电路对其读取时间和/或搜索时间进行测试，以将读写速度参数提供给系统软件进行更新。

3、现有的存储器读取时间的测试电路的输出多为模拟信号，因此多采用示波器等仪器进行测量，但由于测量的信号是模拟信号，通过示波器测试，对测试设备精度，测试环境的稳定性，引出待测信号的pad单元质量都有着极高的要求，存在测试时间长、效率低、精度差、成本高等问题。此外，现有技术中多采用固定延时单元，其延时由设计者预估和仿真决定，不可调节，而对于多级流水线输出的存储器而言，固定延时单元难以满足需求，可能存在脉冲宽度不足、地址位建立时间不够、以及振荡环速度快于存储器最大工作频率的设计风险，进而采集不到观测信号，导致测试失败。

技术实现思路

1、针对现有技术中的部分或全部问题，本发明第一方面提供一种用于测试流水线存储器读取时间的电路，包括：

2、判断模块，其用于判断所述流水线存储器的类型；以及

3、输入模块，其连接至所述流水线存储器的被测地址位，包括多个选择器，且用于基于所述流水线存储器的类型、测试阶段确定所述流水线存储器的待测试位的输入。

4、进一步地，所述电路还包括：

5、第一、第二、第三可控延时模块，其用于调节脉冲宽度、待测地址位建立时间、及振荡环总延时，以满足预设的测试条件，其中第一可控延时模块的输出端设置有第一反相器，所述第一反相器的输出端经由缓冲器连接至第二可控延时模块的输入端，以及所述第二可控延时模块的输出端连接至所述第三可控延时模块的输入端；以及

6、计时模块，其用于确定测试总时长，进而确定所述流水线存储器的读取时间。

7、进一步地，所述测试电路还包括：

8、第五选择器，其第一输入端连接至所述流水级存储器的输出端，第二输入端连接至所述时钟信号选择模块的输出端，以及输出端连接至第一可控延时模块的输入端，所述第五选择器采用支路选择信号(macro_bypass)作为选择信号；

9、分频器，其输入端连接至所述缓冲器的输出端，以及输出端连接至所述计时模块的输入端；

10、第三与门，其两个输入端分别与第四反相器的输出端以及第三可控延时模块的输出端连接，以及输出端连接至异或门的第一输入端，其中所述第四反相器的输入端连接所述支路选择信号；以及

11、异或门，其第二输入端与所述第二可控延时模块的输出端连接。

12、进一步地，所述电路还包括时钟信号选择模块，其连接至所述流水线存储器的时钟位，用于确定所述流水线存储器所使用的时钟信号，所述时钟信号选择模块包括：

13、电平触发器，其复位位连接测试使能信号，时钟端与所述流水线存储器的输出端连接，以及数据输入端连接环路切换信号；

14、第一与门，其两个输入端分别连接至所述电平触发器的数据输入端以及输出端，其输出端连接至第四选择器的选择信号端；以及

15、第四选择器，其第一输入端连接系统时钟信号，第二输入端与所述异或门的输出端连接，以及输出端连接至所述流水线存储器的时钟端。

16、进一步地，所述输入模块包括：

17、第一选择器，其第一输入端连接至第三反相器的输出端，第二输入端连接至第二反相器的输出端，输出端连接至第二选择器的第二输入端，以及信号选择端与所述判断模块的输出端连接，其中所述第二反相器的输入端连接至所述第一反相器的输出端，以及所述第三反相器的输入端连接至所述第二反相器的输出端；

18、第二选择器，其第一输入端连接数据输入信号，以及输出端连接至第三选择器的第一输入端，所述第二选择器采用测试使能信号作为选择信号；以及

19、第三选择器，其第二输入端连接至d触发器的输出端，以及输出端连接至所述流水线存储器的被测地址位，以及信号选择端与第二与门的输出端连接，其中所述第二与门的第一输入端连接测试使能信号te，第一与门的输出端通过第五反相器与所述第二与门的第二输入端连接，所述d触发器包括置位端与复位端，且其输出端通过反相器与其数据输入端连接，时钟端连接至系统时钟信号。

20、进一步地，所述第一、第二、第三可控延时模块包括多级串联的延时子模块，通过选择信号确定每一级延时子模块的输出，进而确定延时时长，其中所述延时子模块包括：

21、延时器，其输入端与前一级延时子模块的输出连接；

22、选择器，其第一输入端与前一级延时子模块的输出连接，第二输入端连接至所述延时器的输出端，选择端与与门的输出端连接，当选择端信号为1时，选择第二输入端的信号作为输出，否则选择第一输入端的信号作为输出；以及

23、与门，其两个输入端分别连接延时子模块对应的选择位以及测试使能信号te。

24、进一步地，所述计时模块包括：

25、第一计数器，其为4位二进制计数器，用于对所述振荡环的时钟进行计数；

26、第二计数器，其为16位二进制计数器，用于对一个确定的高频时钟进行计数，其中所述高频时钟的周期为t，在测试过程中，所述第二计数器与第一计数器计数的总时长相等；以及

27、时钟同步寄存器，其用于使得所述第一计数器与第二计数器开始计数的时间保持一致。

28、基于如前所述的电路，本发明第二方面提供一种用于测试流水线存储器读取时间方法，包括：

29、控制测试使能信号为低电平，使得所述流水线存储器采用系统时钟，并通过外部信号控制其地址位及控制位，进入写操作状态，在被测地址位写入数据；

30、控制测试使能信号及环路切换信号置高电平，并调整所述可控延时模块以使脉冲宽度、环路返回数据的建立时间及振荡环总延时满足测试条件，进入自振荡测试模式，第一计数器计数指定周期后，结束计时，将计时模块的输出记录为t1；

31、将振荡环中的流水线存储器短路，重新计时，第一计数器计数指定周期后，结束计时，将计时模块的输出记录为t2；以及

32、根据两次计时模块的输出确定所述流水线存储器读取时间t：

33、t＝(t1-t2)*t/(n*r*2),

34、其中，t为第二计数器计数的高频时钟的周期，r为分频器的倍率，n为所述第一计数器计数的周期数。

35、进一步地，在被测地址位写入数据包括：

36、若所述被测地址位为0，则写入数据0；以及

37、若所述被测地址位为1，则写入数据1。

38、进一步地，通过将支路选择信号置1将振荡环中的流水线存储器短路。

39、本发明第三方面提供一种芯片，其包括如前所述的电路。

40、本发明提供的一种用于测试流水线存储器读取时间的电路、芯片及方法，其可根据流水线存储器的类型确定测试输入信号，以实现不同类型多级流水线输出的存储器的读取时间的测试，同时，其还可以用于测试多级流水线输出的三态寻址存储器的搜索时间。测试的整个过程完全在芯片内部完成，测试结果通过软件输出数字信号，大幅缩短了测试时间，减少了测试所需的硬件和人工成本。同时所述计时模块采用高精度计时器，有效提高了读取时间测量的准确性，且不需依赖高精度测试设备及高质量的pad单元。此外，所述测试电路采用可控制的延时模块，进而可以灵活地增减脉冲宽度、待测地址位保持时间和振荡环总延时，避免了设计上的风险。