信号生成电路、测试电路及存储器的制作方法

本公开涉及半导体，尤其涉及一种信号生成电路、测试电路及存储器。

背景技术：

1、存储器内建自测试(memory build in self test，mbist)是建立在存储器内部的测试电路，可以自己产生命令、地址、数据等信息对存储器进行测试。

2、在mbist中，根据控制器的要求，地址生成电路一般都是从0向上升序计数。然而，随着测试需求的提升，测试向量的种类需求越来越多，现有的测试电路已不能满足当前的测试需求。

技术实现思路

1、本公开提供了一种信号生成电路、测试电路及存储器，可以解决现有的测试电路中的信号生成电路无法满足测试需求的技术问题。

2、第一方面，本公开实施例提供了一种信号生成电路，包括计数电路和选择电路；

3、所述计数电路包括n个计数信号输出端，用于输出n位二进制计数信号，所述n为正整数；

4、所述选择电路包括选择信号输入端、与二进制位对应的n个第一接收端以及与二进制位对应的n个第二接收端；

5、每个所述第一接收端与位于相同二进制位的所述计数信号输出端连接；按照从低位到高位的顺序，前m个所述第二接收端与后m个所述计数信号输出端连接，剩余每个所述第二接收端与低于其自身m位的所述计数信号输出端连接，所述m为正整数，且m＜n；

6、所述选择电路被配置为：基于所述选择信号输入端接收到的选择信号，选择输出以下任一种目标信号：所述n个第一接收端接收到的信号、所述n个第二接收端接收到的信号、所述n个第一接收端接收到的信号的反向信号、所述n个第二接收端接收到的信号的反向信号。

7、在一些实施方式中，按照从低位到高位的顺序，在i小于或等于m时，第i个所述第二接收端与倒数第m-i+1个所述计数信号输出端连接，在i大于m时，第i个所述第二接收端与第i-m个所述计数信号输出端连接；其中，i∈{1、2、3、……、n}。

8、在一些实施方式中，所述m＝1，按照从低位到高位的顺序，最低位的所述第二接收端与最高位的所述信号输出端连接，剩余每个所述第二接收端与低于其自身1位的所述信号输出端连接。

9、在一些实施方式中，所述m＝2，按照从低位到高位的顺序，第1个所述第二接收端与第n-1所述计数信号输出端连接，第2个所述第二接收端与第n个所述计数信号输出端连接，剩余每个所述第二接收端与低于其自身2位的所述计数信号输出端连接。

10、在一些实施方式中，所述选择电路包括与二进制位对应的n个信号选择电路；每个所述信号选择电路均包括第一选择器、第二选择器及第一反相器；所述选择信号输入端包括第一选择信号输入端与第二选择信号输入端；

11、每个所述第一选择器包括所述第一接收端、所述第二接收端、所述第一选择信号输入端以及第一输出端；

12、每个所述第二选择器包括第三接收端、第四接收端、所述第二选择信号输入端以及第二输出端；

13、所述第一输出端分别与所述第三接收端、所述第一反相器的输入端连接，所述第一反相器的输出端与所述第四接收端连接。

14、在一些实施方式中，当所述第一选择信号输入端接收到非跳跃选择信号时，所述第一输出端输出所述第一接收端接收到的信号，当所述第一选择信号输入端接收到跳跃选择信号时，所述第一输出端输出所述第二接收端接收到的信号；

15、当所述第二选择信号输入端接收到升序选择信号时，所述第二输出端输出所述第三接收端接收到的信号，当所述第二选择信号输入端接收到降序选择信号时，所述第二输出端输出所述第四接收端接收到的信号。

16、在一些实施方式中，所述信号生成电路应用于存储器；

17、所述选择电路被配置为：基于所述选择信号输入端接收到的选择信号，选择输出任一种所述目标信号作为所述存储器的行地址寻址信号或列地址寻址信号。

18、在一些实施方式中，所述计数电路包括n个级联的计数单元，每个所述计数单元的输出端与位于相同二进制位的所述计数信号输出端连接；

19、所述n个级联的计数单元被配置为：基于时钟信号，输出所述n位二进制计数信号。

20、第二方面，本公开实施例提供了一种测试电路，应用于存储器内建自测试，所述测试电路包括计数电路和选择电路；

21、所述计数电路包括n个计数信号输出端，用于输出n位二进制计数信号，所述n为正整数；

22、所述选择电路包括选择信号输入端、与二进制位对应的n个接收端；

23、按照从低位到高位的顺序，前m个所述接收端与后m个所述计数信号输出端连接，剩余每个所述接收端与低于其自身m位的所述计数信号输出端连接，所述m为正整数，且m＜n；

24、所述选择电路被配置为：基于所述选择信号输入端接收到的选择信号，选择输出以下任一种目标信号作为所述存储器内建自测试的地址信号：所述n个接收端接收到的信号、所述n个接收端接收到的信号的反向信号。

25、在一些实施方式中，按照从低位到高位的顺序，在i小于或等于m时，第i个所述接收端与倒数第m-i+1个所述计数信号输出端连接，在i大于m时，第i个所述接收端与第i-m个所述计数信号输出端连接；其中，i∈{1、2、3、……、n}。

26、在一些实施方式中，所述m＝1，按照从低位到高位的顺序，最低位的所述接收端与最高位的所述信号输出端连接，剩余每个所述接收端与低于其自身1位的所述信号输出端连接。

27、第三方面，本公开实施例提供了一种存储器，包括第一方面提供的信号生成电路或第二方面提供的测试电路。

28、本公开实施例提供的信号生成电路、测试电路及存储器，能够实现多种计数时序控制方式，如地址升序寻址、地址降序寻址、地址跳跃升序寻址、地址跳跃降序寻址等多种寻址方式，从而能够支持更多的测试向量，且方案简单易实施，对电路面积、功耗、时序的影响都很小，能够更好的满足当前存储器的测试需求。

技术特征：

1.一种信号生成电路，其特征在于，包括计数电路和选择电路；

2.根据权利要求1所述的信号生成电路，其特征在于，按照从低位到高位的顺序，在i小于或等于m时，第i个所述第二接收端与倒数第m-i+1个所述计数信号输出端连接，在i大于m时，第i个所述第二接收端与第i-m个所述计数信号输出端连接；其中，i∈{1、2、3、……、n}。

3.根据权利要求1或2所述的信号生成电路，其特征在于，所述m＝1，按照从低位到高位的顺序，最低位的所述第二接收端与最高位的所述信号输出端连接，剩余每个所述第二接收端与低于其自身1位的所述信号输出端连接。

4.根据权利要求1或2所述的信号生成电路，其特征在于，所述m＝2，按照从低位到高位的顺序，第1个所述第二接收端与第n-1所述计数信号输出端连接，第2个所述第二接收端与第n个所述计数信号输出端连接，剩余每个所述第二接收端与低于其自身2位的所述计数信号输出端连接。

5.根据权利要求1所述的信号生成电路，其特征在于，所述选择电路包括与二进制位对应的n个信号选择电路；每个所述信号选择电路均包括第一选择器、第二选择器及第一反相器；所述选择信号输入端包括第一选择信号输入端与第二选择信号输入端；

6.根据权利要求5所述的信号生成电路，其特征在于，

7.根据权利要求6所述的信号生成电路，其特征在于，所述信号生成电路应用于存储器；

8.根据权利要求1所述的信号生成电路，其特征在于，所述计数电路包括n个级联的计数单元，每个所述计数单元的输出端与位于相同二进制位的所述计数信号输出端连接；

9.一种测试电路，其特征在于，应用于存储器内建自测试，所述测试电路包括计数电路和选择电路；

10.根据权利要求9所述的测试电路，其特征在于，按照从低位到高位的顺序，在i小于或等于m时，第i个所述接收端与倒数第m-i+1个所述计数信号输出端连接，在i大于m时，第i个所述接收端与第i-m个所述计数信号输出端连接；其中，i∈{1、2、3、……、n}。

11.根据权利要求9或10所述的测试电路，其特征在于，所述m＝1，按照从低位到高位的顺序，最低位的所述接收端与最高位的所述信号输出端连接，剩余每个所述接收端与低于其自身1位的所述信号输出端连接。

12.一种存储器，其特征在于，包括如权利要求1至8中任一项所述的信号生成电路，或者包括如权利要求9至11中任一项所述的测试电路。

技术总结本公开提供了一种信号生成电路、测试电路及存储器，涉及半导体技术领域，信号生成电路包括计数电路和选择电路；计数电路包括n个计数信号输出端；选择电路包括选择信号输入端、与二进制位对应的n个第一接收端与n个第二接收端；每个第一接收端与位于相同二进制位的计数信号输出端连接；按照从低位到高位的顺序，前m个第二接收端与后m个计数信号输出端连接，剩余每个第二接收端与低于其自身m位的计数信号输出端连接，m＜n；选择电路被配置为：基于选择信号输入端接收到的选择信号，选择输出目标信号，该目标信号可以用于地址升序寻址、地址降序寻址、地址跳跃升序寻址、地址跳跃降序寻址等多种寻址方式，能更好的满足存储器的测试需求。技术研发人员：庄勇,孙凯受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/10/17