栅极驱动电路及显示面板的制作方法

本技术涉及显示，具体涉及一种栅极驱动电路及显示面板。

背景技术：

1、阵列基板行驱动(gate-driver on array，简称goa)技术，是利用薄膜晶体管阵列(array)的制程来将栅极驱动电路制作在薄膜晶体管阵列基板上的技术，以实现逐行扫描的驱动方式。栅极驱动电路包括多级级联的栅极驱动单元。

2、现有的栅极驱动单元中用于拉低上拉节点的电位的晶体管由于其栅极受正向偏压的影响的时间较长，晶体管的阈值电压出现偏移，因此现有的栅极驱动电路的稳定性较差。

技术实现思路

1、本技术的实施例的目的在于提供一种栅极驱动电路及显示面板，该显示面板中的栅极驱动电路的稳定性较高。

2、一方面，本技术的实施例提供一种栅极驱动电路，包括多级级联的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、输出模块、第一下拉模块、第一下拉维持模块、第二下拉维持模块、第一级传信号输入端、本级扫描信号输出端、本级级传信号输出端、低频时钟信号输入端、第一参考低电平信号输入端、第二参考低电平信号输入端以及位于所述上拉控制模块与所述输出模块之间的线路中的上拉节点；所述上拉控制模块与所述第一级传信号输入端以及所述上拉节点电连接，所述上拉控制模块用于在所述第一级传信号输入端输入的第一级传信号的控制下拉高所述上拉节点的电位；所述输出模块与所述上拉节点、所述本级扫描信号输出端以及所述本级级传信号输出端电连接，所述输出模块用于在所述上拉节点的电位的控制下通过所述本级扫描信号输出端输出本级扫描信号，以及通过所述本级级传信号输出端输出本级级传信号；所述第一下拉模块与所述上拉节点和所述第一参考低电平信号输入端电连接，所述第一下拉模块用于将所述上拉节点的电位拉低至所述第一参考低电平信号输入端输入的第一参考低电平信号的电位；所述第一下拉维持模块和所述第二下拉维持模块均与所述低频时钟信号输入端、所述第一级传信号输入端、所述上拉节点、所述本级扫描信号输出端、所述本级级传信号输出端、第一参考低电平信号输入端以及第二参考低电平信号输入端电连接；其中，所述第一下拉维持模块与所述第二下拉维持模块交替工作，以使得所述上拉节点的电位和所述本级级传信号的电位保持在所述第一参考低电平信号的电位，以及使得所述本级扫描信号的电位保持在所述第二参考低电平信号输入端输入的第二参考低电平信号的电位。

3、可选地，在本技术的一些实施例中，所述栅极驱动单元还包括参考高电平信号输入端、第一时钟信号输入端、第二时钟信号输入端、第二级传信号输入端电连接；所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极与所述第一级传信号输入端电连接，所述第一晶体管的第一电极与所述参考高电平信号输入端电连接，所述第一晶体管的第二电极与所述第二晶体管的第一电极电连接，所述第二晶体管的第二电极与所述上拉节点电连接；所述输出模块包括第三晶体管、第四晶体管以及第一电容器，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述第一时钟信号输入端电连接，所述第三晶体管的第二电极与所述本级扫描信号输出端电连接，所述第四晶体管的第一电极与所述第二时钟信号输入端电连接，所述第四晶体管的第二电极与所述本级级传信号输出端电连接，所述第一电容器的第一极板与所述上拉节点电连接，所述第一电容器的第二极板与所述本级扫描信号输出端电连接；所述第一下拉模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极和所述第六晶体管的栅极均与所述第二级传信号输入端电连接，所述第五晶体管的第一电极与所述上拉节点电连接，所述第五晶体管的第二电极与所述第六晶体管的第一电极电连接，所述第六晶体管的第二电极与所述第一参考低电平信号输入端电连接。

4、可选地，在本技术的一些实施例中，所述栅极驱动单元还包括第三参考低电平信号输入端；所述第一下拉维持模块包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管以及第一节点；所述第七晶体管的栅极、所述第七晶体管的第一电极、所述第八晶体管的栅极以及所述第九晶体管的第一电极均与所述低频时钟信号输入端电连接，所述第七晶体管的第二电极与所述第八晶体管的第一电极以及所述第九晶体管的栅极电连接，所述第九晶体管的第二电极与所述第一节点电连接，所述第十晶体管的第一电极和与所述第一节点电连接，所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述上拉节点电连接，所述第十晶体管的第二电极与所述第一参考低电平信号输入端电连接，所述第十一晶体管的第一电极与所述第八晶体管的第二电极电连接，所述第十一晶体管的第二电极与所述第三参考低电平信号输入端电连接，所述第十二晶体管的栅极与下一级所述栅极驱动单元的所述上拉节点电连接，所述第十二晶体管的第一电极与所述第九晶体管的栅极电连接，所述第十二晶体管的第二电极与所述第三参考低电平信号输入端电连接，所述第十三晶体管的栅极与所述第一级传信号输入端电连接，所述第十三晶体管的第一电极与所述第一节点电连接，所述第十三晶体管的第二电极与所述第一参考低电平信号输入端电连接，所述第十四晶体管的栅极、所述第十五晶体管的栅极、所述第十六晶体管的栅极以及所述第十七晶体管的栅极均与所述第一节点电连接，所述第十四晶体管的第一电极与所述本级级传信号输出端电连接，所述第十四晶体管的第二电极与所述第一参考低电平信号输入端电连接，所述第十五晶体管的第一电极与所述上拉节点电连接，所述第十五晶体管的第二电极与所述第十六晶体管的第一电极电连接，所述第十六晶体管的第二电极与所述第一参考低电平信号的输入端电连接，所述第十七晶体管的第一电极与所述本级扫描信号输出端电连接，所述第十七晶体管的第二电极与所述第二参考低电平信号的输入端电连接。

5、可选地，在本技术的一些实施例中，所述第一参考低电平信号的电位、所述第二参考低电平信号的电位以及所述第三参考低电平信号输入端输入的第三参考低电平信号的电位均不相等。

6、可选地，在本技术的一些实施例中，所述栅极驱动单元还包括参考高电平信号输入端，所述第二下拉维持模块包括第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管以及第二节点；所述第十八晶体管的栅极与所述上拉节点电连接，所述第十八晶体管的第一电极与所述参考高电平信号输入端电连接，所述第十八晶体管的第二电极与所述第十九晶体管的第一电极电连接，所述第十九晶体管的栅极与所述低频时钟信号输入端电连接，所述第十九晶体管的第二电极与所述第二节点电连接，所述第二十晶体管的栅极、所述第二十一晶体管的栅极、所述第二十二晶体管的栅极、所述第二十三晶体管的栅极以及所述第二十四晶体管的第一电极均与所述第二节点电连接，所述第二十晶体管的第一电极与所述上拉节点电连接，所述第二十晶体管的第二电极与所述第二十一晶体管的第一电极电连接，所述第二十一晶体管的第二电极与所述第一参考低电平信号输入端电连接，所述第二十二晶体管的第一电极与所述本级级传信号输出端电连接，所述第二十二晶体管的第二电极与所述第一参考低电平信号输入端电连接，所述第二十三晶体管的第一电极与所述扫描信号输出端电连接，所述第二十三晶体管的第二电极与所述第二参考低电平信号输入端电连接，所述第二十四晶体管的栅极与所述第一级传信号输入端电连接，所述第二十四晶体管的第二电极与所述第一参考低电平信号输入端电连接。

7、可选地，在本技术的一些实施例中，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管、所述第十七晶体管、所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管、所述第二十三晶体管以及所述第二十四晶体管的类型相同；所述第十八晶体管和所述第十九晶体管的类型相同，且所述第十八晶体管的类型与所述第七晶体管的类型相反。

8、可选地，在本技术的一些实施例中，所述第十八晶体管和所述第十九晶体管为p型晶体管。

9、可选地，在本技术的一些实施例中，所述栅极驱动单元还包括逻辑寻址模块、第二下拉模块、防漏电模块以及复位模块；所述逻辑寻址模块与所述上拉节点以及所述第二下拉模块电连接，所述逻辑寻址模块用于在相邻的两个显示时间段之间的空白时间段拉高所述上拉节点的电位，以及用于控制所述第二下拉模块的导通和关闭；所述第二下拉模块用于在所述逻辑寻址模块的控制下拉低所述第一节点的电位；所述防漏电模块与所述上拉节点、所述第一下拉模块、所述第一下拉维持模块、所述第二下拉维持模块以及所述复位模块电连接，所述防漏电模块用于防止所述第一下拉模块、所述第一下拉维持模块、所述第二下拉维持模块以及所述复位模块漏电；所述复位模块与所述上拉节点以及所述第一参考低电平信号输入端电连接，所述复位模块用于在所述空白时间段将所述上拉节点的电位拉低至所述第一参考低电平信号的电位。

10、可选地，在本技术的一些实施例中，所述栅极驱动单元还包括第一控制信号输入端、复位信号输入端、第二控制信号输入端、参考高电平信号输入端；所述逻辑寻址模块包括下拉信号输出端、第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管以及第二电容器，所述第二十五晶体管的栅极和所述第二十六晶体管的栅极均与所述第一控制信号输入端电连接，所述第二十五晶体管的第一电极与所述第一级传信号输入端电连接，所述第二十五晶体管的第二电极与所述第二十六晶体管的第一电极电连接，所述第二十六晶体管的第二电极、所述第二十七晶体管的栅极、所述第二电容器的第一极板以及所述第二十八晶体管的栅极均与所述下拉信号输出端电连接，所述第二十七晶体管的第一电极与所述第二十五晶体管的第二电极电连接，所述第二十七晶体管的第二电极、所述第二电容器的第二极板以及所述第二十八晶体管的第一电极均与所述参考高电平信号输入端电连接，所述第二十八晶体管的第二电极与所述第二十九晶体管的第一电极电连接，所述第二十九晶体管的栅极与所述复位信号输入端电连接，所述第二十九晶体管的第二电极与所述上拉节点电连接；所述第二下拉模块包括第三十晶体管和第三十一晶体管，所述第三十晶体管的第一电极与所述第一节点电连接，所述第三十晶体管的第二电极与所述第三十一晶体管的第一电极电连接，所述第三十晶体管的栅极与所述复位信号输入端电连接，所述第三十一晶体管的栅极与所述下拉信号输出端电连接，所述三十一晶体管的第二电极与所述第一参考低电平信号输入端电连接；所述复位模块包括第三十二晶体管和第三十三晶体管，所述第三十二晶体管的第一电极与所述上拉节点电连接，所述第三十二晶体管的栅极和所述第三十三晶体管的栅极均与所述第二控制信号输入端电连接，所述第三十二晶体管的第二电极与所述第三十三晶体管的第一电极电连接，所述第三十三晶体管的第二电极与所述第一参考低电平信号输入端电连接；所述防漏电模块包括防漏电信号输出端、第三十四晶体管以及第三十五晶体管，所述第三十四晶体管的第一电极与所述参考高电平信号输入端电连接，所述第三十四晶体管的栅极和所述第三十五晶体管的栅极均与所述上拉节点电连接，所述第三十四晶体管的第二电极与所述第三十五晶体管的第一电极电连接，所述第三十五晶体管的第二电极与所述防漏电信号输出端电连接。

11、另一方面，本技术提供一种显示面板，包括多个像素单元以及如上所述的栅极驱动电路，所述栅极驱动电路与多个所述像素单元电连接。

12、本技术的实施例提供的栅极驱动电路和显示面板中，通过设置第一下拉维持模块与第二下拉模块交替工作，且第一下拉维持模块和第二下拉维持模块均与低频时钟信号输入端、第一级传信号输入端、上拉节点、本级扫描信号输出端、本级级传信号输出端、第一参考低电平信号输入端以及第二参考低电平信号输入端电连接，即通过同一低频时钟信号输入端输入的低频时钟信号控制第一下拉维持模块和第二下拉维持模块交替工作，避免了使用不同控制信号分别控制第一下拉维持模块和第二下拉维持模块工作，减少了信号线的布局空间，且减少了第一下拉维持模块和第二下拉维持模块受正向偏压的影响的时间，从而提高了栅极驱动电路的稳定性。