嵌段共聚物定向自组装刻蚀方法与流程

1.本发明属于集成电路制造领域，涉及一种嵌段共聚物定向自组装刻蚀方法。背景技术：2.当前，集成电路技术节点已跨过微米、亚微米、深亚微米阶段进入到了纳米时代，刻蚀技术是支撑集成电路器件更新换代的核心制造技术之一，每一代新的集成电路的出现，总是以刻蚀工艺实现更小特征尺寸(cd)为主要技术标志的。3.目前，工业界已经将193nm光学刻蚀技术延伸到了32nm、20nm甚至到16/14nm节点。然而，极高的工艺开发成本、工艺复杂性及刻蚀本身的物理限制，制约着现有的刻蚀技术的进一步发展，尤其在面临更小尺寸的图形制作时存在很大的局限性。4.嵌段共聚物定向自组装刻蚀(directed self-assembly of block copolymer lithography，dsa)是一种潜力巨大的纳米图形加工技术。dsa是将化学性质不同的两种单体聚合，形成嵌段共聚物层，其中，嵌段共聚物层通过一定的方法，可诱导成规则化的纳米线阵列、纳米孔阵列，纳米球阵列等，在经过刻蚀后，可形成刻蚀膜版，然后再采用刻蚀技术，可将膜版图形转移到衬底上，从而可以用来制备不同尺寸可控的纳米结构以及相关的半导体器件。5.dsa因无需光源、掩膜版及复杂的工艺条件，具有低成本、高分辨率、高产率及大规模应用的优势，快速得到半导体行业的广泛关注。目前世界上dsa诱导法主要有“图形结构外延法”和“化学衬底外延法”两种。其中，“图形结构外延法”是在中性化衬底上利用抗高温光刻胶制作出大尺寸的沟槽结构，然后将嵌段共聚物薄膜旋涂于沟槽中，再进行分相，使其沿着凹槽侧壁进行定向自组装，实现纳米结构长程有序均匀化，“化学衬底外延法”是从衬底对嵌段共聚物的自组装进行诱导，常用的有“洗脱法(lift-off approach)”和“刻蚀修饰法(trim-etch approach)”，但“图形结构外延法”具有空间牺牲的问题，“洗脱法”获得的工艺窗口较小，且由于高低错落会引起较多缺陷，而“刻蚀修饰法”工艺复杂，控制难度大。6.因此，提供一种嵌段共聚物定向自组装刻蚀方法，实属必要。技术实现要素：7.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种嵌段共聚物定向自组装刻蚀方法，用于解决现有技术中嵌段共聚物定向自组装刻蚀方法工艺复杂、工艺难度高、空间利用率低及缺陷高等的问题。8.为实现上述目的及其他相关目的，本发明提供一种嵌段共聚物定向自组装刻蚀方法，包括以下步骤：9.提供半导体基底，于所述半导体基底上形成阻挡层；10.于所述阻挡层上形成过渡层，采用纳米压印法，图形化所述过渡层，以形成显露所述阻挡层的沟槽；11.形成填充所述沟槽的间隔结构；12.去除所述过渡层，形成包覆所述间隔结构侧壁及覆盖所述阻挡层的中性层；13.去除所述间隔结构，于所述中性层中形成填充所述沟槽的诱导结构；14.形成覆盖所述诱导结构及中性层的嵌段共聚物层，并对所述嵌段共聚物层进行定向自组装。15.可选地，所述纳米压印法包括热压印法及光压印法中的一种。16.可选地，所述诱导结构的宽度范围包括5nm～20nm。17.可选地，所述嵌段共聚物层的材质包括ps-b-pmma，所述诱导结构的材质包括非中性ps，所述中性层的材质包括无规共聚物ps-b-pmma-hema。18.可选地，形成所述间隔结构的方法包括：19.在50℃～100℃的条件下，形成覆盖所述过渡层及填充所述沟槽的氧化硅间隔层或氮化硅间隔层；20.采用湿法刻蚀，去除位于所述过渡层表面的所述氧化硅间隔层或氮化硅间隔层，以形成氧化硅间隔结构或氮化硅间隔结构。21.可选地，所述阻挡层的材质包括氮化钛、氧化铪及氧化硅中的一种。22.可选地，所述过渡层的材质包括热塑性材料及光固性材料中的一种。23.可选地，对所述嵌段共聚物层进行定向自组装的方法包括热退火法。24.可选地，还包括对所述嵌段共聚物层进行刻蚀，以图形化所述嵌段共聚物层，并以图形化的所述嵌段共聚物层作为掩膜版，进行刻蚀，以显露所述半导体基底的步骤。25.可选地，所述半导体基底中包括晶体管结构。26.如上所述，本发明的嵌段共聚物定向自组装刻蚀方法，通过在半导体基底上形成阻挡层及过渡层后，采用纳米压印法，无需制备抗反射层和硬掩膜层，即可在过渡层中形成具有较小特征尺寸的沟槽，进而通过沟槽可形成具有较小特征尺寸的间隔结构，且在去除过渡层后，可形成包覆间隔结构侧壁及覆盖阻挡层的中性层，以及在去除间隔结构后，可于中性层中形成填充沟槽的诱导结构，以基于诱导结构及中性层，进行嵌段共聚物层的定向自组装；本发明的嵌段共聚物定向自组装刻蚀方法，制备工艺简单，可缩小器件的特征尺寸，提高器件空间利用率及产品质量。附图说明27.图1显示为本发明中的嵌段共聚物定向自组装刻蚀方法的流程示意图。28.图2～图10显示为本发明中进行嵌段共聚物定向自组装刻蚀方法时各步骤所呈现的结构示意图。29.元件标号说明30.100ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ半导体基底31.200ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ阻挡层32.300ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ过渡层33.400ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ沟槽34.500ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ间隔层35.600ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ间隔结构36.700ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ中性层37.800ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ诱导结构38.900ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ嵌段共聚物层39.910ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ第一嵌段共聚物区40.920ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ第二嵌段共聚物区具体实施方式41.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。42.请参阅图1～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。43.参阅图1，本实施例提供一种嵌段共聚物定向自组装刻蚀方法，通过在半导体基底上形成阻挡层及过渡层后，采用纳米压印法，无需制备抗反射层和硬掩膜层，即可在过渡层中形成具有较小特征尺寸的沟槽，进而通过沟槽可形成具有较小特征尺寸的间隔结构，且在去除过渡层后，可形成包覆间隔结构侧壁及覆盖阻挡层的中性层，以及在去除间隔结构后，可于中性层中形成填充沟槽的诱导结构，以基于诱导结构及中性层，进行嵌段共聚物层的定向自组装；本发明的嵌段共聚物定向自组装刻蚀方法，制备工艺简单，可缩小器件的特征尺寸，提高器件空间利用率及产品质量。44.具体的，参阅图2～图10示意了在进行嵌段共聚物定向自组装刻蚀方法时各步骤所呈现的结构示意45.首先，参阅图2，提供半导体基底100，所述半导体基底100的材料可以是硅基或锗基材料，例如si、soi、ge、geoi、gesi等中的一种，还可以是iii、v族材料，此处不作过分限制。其中，所述半导体基底100可包括晶体管结构，如pmos、nmos、cmos、vdmos、ldmos及igbt等，关于所述晶体管结构的制备，可以根据现有的半导体制造工艺进行制备，以在所述半导体基底100中形成源漏区、栅极等，此处不作过分限制。46.接着，在所述半导体基底100上可采用化学气相沉积或其他方法形成阻挡层200，以通过所述阻挡层200，对所述半导体基底100中的器件结构进行保护，其中，所述阻挡层200的材质可以是氮化钛、氧化铪及氧化硅中的一种，具体可根据需要进行选择。47.接着，参阅图2及图3，于所述阻挡层200上可通过涂布法等形成过渡层300，其中，所述过渡层300的材质可包括热塑性材料及光固性材料中的一种，如光刻胶、热塑性聚合物及硬化树脂等。48.接着，参阅图3，可采用纳米压印法，通过模具对所述过渡层300进行压印，以图形化所述过渡层300，形成显露所述阻挡层200的沟槽400。49.作为示例，所述纳米压印法可包括热压印法及光压印法中的一种。50.具体的，根据所述过渡层300的材质，可相应的采用合适的压印法，以通过模具，将位于模具中的图形转移至所述过渡层300中，如当所述过渡层300的材质采用热塑性材料时，可通过热压印法在所述过渡层300中形成所述沟槽400，当所述过渡层300的材质采用光固性材料时，可通过光压印法在所述过渡层300中形成所述沟槽400，如uv光照。通过所述纳米压印法，可在无需制备抗反射层和硬掩膜层的情况下，即可在所述过渡层300中形成具有较小特征尺寸的所述沟槽400，其中，所述沟槽400的特征尺寸的范围可包括5nm～20nm，如6nm、10nm、15nm等。本实施例，所述过渡层300采用光刻胶，并通过所述纳米压印法形成所述沟槽400，工艺简单，便于操作，且模具可重复使用，生产成本较低。51.接着，参阅图4及图5，形成填充所述沟槽400的间隔结构600。52.具体的，本实施例中，间隔层500的材质优选为氧化硅，以降低形成温度，降低对器件结构的影响，但并非局限于此。其中，以氧化硅作为示例，形成所述间隔结构600的方法可包括：53.在50℃～100℃的条件下，形成覆盖所述过渡层300及填充所述沟槽400的氧化硅间隔层；54.采用湿法刻蚀，去除位于所述过渡层300表面的所述氧化硅间隔层，以形成氧化硅间隔结构。55.具体的，可采用化学气相沉积法形成所述间隔层500，但并非局限于此，之后，可采用湿法刻蚀去除位于所述过渡层300表面的、多余的所述间隔层500，以显露所述过渡层300的表面，形成填充所述沟槽400的间隔结构600。当然，所述间隔层500的材质也可采用氮化硅，此处不再赘述。56.接着，参阅图6，去除所述过渡300，以显露所述阻挡层200及所述间隔结构600。57.接着，参阅图7，形成包覆所述间隔结构600侧壁及覆盖所述阻挡层200的中性层700。58.具体的，参阅图10，本实施例中，嵌段共聚物层900的材质采用二嵌段共聚物，即包括第一嵌段共聚物区910及第二嵌段共聚物区920，但并非局限于此。由于所述嵌段共聚物层900是由两种化学性质不同的高分子链段通过共价键连接形成的聚合物，其中，所述第一嵌段共聚物区910及第二嵌段共聚物区920的材质的化学性质不同，嵌段共聚物的分子的分相，需要所述中性层700作为连接所述阻挡层200与所述嵌段共聚物进行分相的中间媒介，以在一定条件下，使得所述第一嵌段共聚物区910及第二嵌段共聚物区920的界面能相等，形成相同的亲和程度，从而可形成垂直、周期有序排列的所述嵌段共聚物层900，以进行所述嵌段共聚物的自组装。其中，所述中性层700的材质可选用与所述嵌段共聚物同体系的无规共聚物，本实施例中，优选所述嵌段共聚物层900的材质包括ps-b-pmma，即所述第一嵌段共聚物区910的材质选择ps，所述第二嵌段共聚物区920的材质选择pmma，从而所述中性层700的材质选用无规共聚物ps-b-pmma-hema。59.接着，参阅图8及图9，去除所述间隔结构600，于所述中性700中形成填充所述沟槽400的诱导结构800。60.具体的，所述诱导结构800的材质可采用非中性ps，以便于后续通过所述诱导结构800优先吸引所述嵌段共聚物中的ps，使得所述第一嵌段共聚物区910分布于其上表面，并以这个嵌段为初始值，向外延伸，以进行自组装，形成周期有序的自组装图案。61.接着，参阅图10，形成覆盖所述诱导结构800及中性层700的所述嵌段共聚物层900，并对所述嵌段共聚物层900进行定向自组装。62.具体的，对所述嵌段共聚物层900进行定向自组装的方法包括热退火法，但并非局限于此，其中，通过所述中性层700及诱导结构800的作用，可形成在垂向、周期有序排列的纳米自组装图案。本实施例中，由于采用纳米压印法，形成具有较小特征尺寸的所述沟槽400，从而所述诱导结构800的宽度范围包括5nm～20nm，如6nm、10nm、15nm等，从而通过所述诱导结构800的作用，可使得所述第一嵌段共聚物区910及所述第二嵌段共聚物区920的特征尺寸进一步的缩小，以提高空间利用率及集成度，便于后续缩小器件的特征尺寸，提高器件空间利用率，且基于纳米压印法可减少刻蚀步骤，从而可提高产品质量。63.作为示例，还包括对所述嵌段共聚物层900进行刻蚀，以图形化所述嵌段共聚物层900，并以图形化的所述嵌段共聚物层900作为掩膜版，进行刻蚀，以显露所述半导体基底100的步骤。64.具体的，可采用刻蚀法去除所述第二嵌段共聚物区920，以形成图形化的所述嵌段共聚物层900，从而通过图形化的所述嵌段共聚物层900即可作为掩膜版，以进行后续的刻蚀工艺，形成槽、孔或槽与孔的组合，以便于后续进行如金属沉积等工艺。65.综上所述，本发明的嵌段共聚物定向自组装刻蚀方法，通过在半导体基底上形成阻挡层及过渡层后，采用纳米压印法，无需制备抗反射层和硬掩膜层，即可在过渡层中形成具有较小特征尺寸的沟槽，进而通过沟槽可形成具有较小特征尺寸的间隔结构，且在去除过渡层后，可形成包覆间隔结构侧壁及覆盖阻挡层的中性层，以及在去除间隔结构后，可于中性层中形成填充沟槽的诱导结构，以基于诱导结构及中性层，进行嵌段共聚物层的定向自组装；本发明的嵌段共聚物定向自组装刻蚀方法，制备工艺简单，可缩小器件的特征尺寸，提高器件空间利用率及产品质量。66.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。