基于SOI硅片的硅纳米线阵列式加速度计及其制备工艺

基于soi硅片的硅纳米线阵列式加速度计及其制备工艺技术领域1.本发明属于微电子机械系统(mems)传感器设计技术领域，具体涉及一种基于soi硅片的硅纳米线阵列式加速度计及其制备工艺。背景技术：2.传统的压阻式加速度计采用硅压敏电阻作为敏感单元，由于硅压敏电阻应变系数较小，随着传感器尺寸的变小，传统掺杂工艺的压敏电阻已经不能满足现代高灵敏度测试的要求。技术实现要素：3.本发明的目的是针对上述问题，提供一种基于soi硅片的硅纳米线阵列式加速度计及其制备工艺，使用硅纳米线阵列代替传统的压敏电阻，可以使器件灵敏性提升，且硅纳米线阵列将众多硅纳米线并联在两个电极之间，多个信号相互叠加，使得输出信号更强更稳定。4.为了实现以上目的，本发明采用以下技术方案：5.基于soi硅片的硅纳米线阵列式加速度计的制备工艺，包括以下步骤：6.s1、在(111)型soi硅片的顶层硅表面制备氮化硅薄膜，形成介质掩膜层；7.s2、在介质掩膜层转移三角形阵列图案，并刻蚀三角形处的氮化硅，以形成三角形阵列窗口；接着对三角形阵列窗口处的顶层硅进行干法刻蚀，并刻蚀至soi硅片的氧化层，制得深度相同的竖直三角形槽，以形成三角形阵列槽；其中，三角形阵列槽为以三个竖直三角形槽周向均匀分布为阵列单元的阵列结构；8.s3、刻蚀所有竖直三角形槽下的氧化层，接着再刻蚀底层硅，之后去除光刻胶；9.s4、对三角形阵列槽进行各向异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽，且相邻的六边形腐蚀槽之间形成单晶硅薄壁结构，每三个互为相邻的六边形腐蚀槽中间出现两个相对的锥体结构；同时，100晶向的底层硅出现腐蚀槽将顶层硅上的两锥体结构释放，以构成质量块；10.s5、基于自限制热氧化工艺对硅片进行氧化后，所有单晶硅薄壁结构的顶部中央位置都形成单晶硅纳米线；11.s6、在硅片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后制作正、负电极；12.s7、在硅片的适当位置制作隔离沟道，以实现正、负电极的物理隔绝；13.s8、去除被氧化的单晶硅薄壁结构，释放整个结构。14.作为优选方案，所述阵列单元中的三个竖直三角形槽的分布为两个位于同一行、剩余的一个位于另一行。15.作为优选方案，相邻阵列单元共用二个竖直三角形槽，四个竖直三角形槽的分布为两个位于同一行、另两个位于另一行。16.作为优选方案，所述阵列单元的数量为2-1000。17.作为优选方案，所述竖直三角形槽的深度为1-100μm。18.作为优选方案，所述湿法腐蚀的溶液是10-100℃、10-80wt％的koh溶液，湿法腐蚀时间为5分钟-10小时。19.作为优选方案，所述单晶硅薄壁结构的预设宽度小于1μm。20.作为优选方案，所述单晶硅纳米线的宽度为10-800nm。21.本发明还提供如上任一项方案所述的制备方法制得的硅纳米线阵列式加速度计。22.作为优选方案，所述的硅纳米线阵列加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起的多个质量块，且整个结构呈现梳齿型。23.与现有技术相比，本发明的有益效果是：24.本发明采用(111)型soi硅片，由于整个硅纳米线阵列器件处在氧化层上，所以器件和硅片衬底本身就处于绝缘状态，把硅片刻蚀到底层硅中制作隔离沟道，实现器件正负极的物理隔绝，达到良好的绝缘效果。25.本发明的基于soi硅片的硅纳米线阵列式加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起的多个质量块构成，不仅实现了器件结构上的创新，且目前的硅纳米线结构器件，大多缺乏对硅纳米线的保护措施，硅纳米线容易发生断裂，器件缺乏长期稳定性。本发明巧妙的保留氮化硅薄膜，使其可以保护硅纳米线，防止硅纳米线因各种原因断裂，极大的提高了器件的成品率。26.本发明的硅纳米线加速度计由于质量块和硅纳米线结构的特殊设计，加速度计在受到较小加速度的作用下，仍能使硅纳米线的形变量较大，提高加速度计的输出灵敏度。27.本发明将多根硅纳米线并联起来，整体上呈现梳齿型，加速度计工作时，多个信号相互叠加，使得输出信号更强更稳定。附图说明28.图1a是在顶层硅上制作氮化硅薄膜示意图。29.图1b是在硅片上制作三角形阵列槽的局部示意图。30.图1c是湿法腐蚀三角形阵列槽得到硅纳米薄壁阵列的局部示意图。31.图1d是硅纳米墙壁热氧化形成硅纳米线示意图。32.图1e是硅纳米线支撑质量块的侧面示意图。33.图1f是本发明基于实例一的基于soi硅片的硅纳米线阵列加速度计示意图。34.图2是本发明基于实例二的基于soi硅片的硅纳米线阵列加速度计示意图。35.图3是本发明基于实例三的基于soi硅片的硅纳米线阵列加速度计示意图。36.图4、图5和图6是湿法腐蚀三角形槽后的照片具体实施方式37.为了更清楚地说明本发明实施例，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。38.本发明的基于soi硅片的硅纳米线阵列加速度计的制备方法，该硅纳米线阵列加速度计包括硅纳米线、氮化硅薄膜、质量块、金电极以及硅基底。所述金电极在体硅上。所述硅纳米线有特殊的保护结构。所述的硅纳米线阵列加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起多个质量块构组成，整个结构呈现梳齿型。39.具体地，基于soi硅片的硅纳米线阵列加速度计的制备方法，包括以下步骤：40.s1.选取一块(111)型soi硅片，在其顶层硅表面制备一层氮化硅薄膜，形成致密介质掩膜层。通过光刻工艺在介质掩膜层中形成倾斜的三角形图案阵列，同时进行rie工艺，刻蚀图形处的氮化硅，形成三角形窗口阵列。41.s2.对步骤s1中的三角形窗口阵列处的硅进行干法刻蚀，一直刻蚀到soi硅片的氧化层，制备出深度一致的竖直三角形阵列槽。42.s3.采用干法刻蚀刻蚀掉步骤s2竖直三角形阵列槽下的氧化硅层，紧接着再刻蚀底层硅。43.s4.去除光刻胶，然后将步骤s3中的三角形阵列槽进行各向异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽，且相邻的六边形腐蚀槽之间形成单晶硅墙壁结构，每三个相互相邻的六边形腐蚀槽中间出现相对的锥体结构。与此同时，100晶向的底层硅出现一个大的腐蚀槽将顶层硅上两个相连的锥体结构释放，构成质量块。44.s5.基于自限制热氧化工艺对硅片热氧化，单晶硅纳米墙壁的顶部中央位置形成单晶硅纳米线。45.s6.在芯片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后在该区域制作金电极。46.s7.在芯片的适当位置制作隔离沟道以实现器件正负极的物理隔绝。47.s8.用boe(buffer oxide etching solution)去除氧化硅墙壁阵列，释放整个结构。48.作为优选实施方式，步骤s1中的氮化硅薄膜是用低应力cvd薄膜生长技术制备出的且氮化硅薄膜的厚度在50nm-5μm。49.作为优选实施方式，步骤s1中的三角形阵列由两个基本单元组成，第一个基本单元是一个三角形在上，两个三角形在下；第二个基本单元是两个三角形在上，一个三角形在下。两个基本单元依次排列，由1-1000个这样的排列组成三角形阵列。同时也要指出，三角形阵列也可以由任意其中一个基本单元单独组成。50.作为优选实施方式，步骤s2中对三角形阵列窗口的干法刻蚀是刻蚀到(111)型soi硅片的氧化层，制备出深度一致为1-100μm的竖直三角形槽。51.作为优选实施方式，步骤s3中刻蚀氧化硅的深度等于氧化硅层的厚度，刻蚀底层硅的深度为1-100μm。52.作为优选实施方式，步骤s4中的湿法腐蚀的溶液是10-100℃、10-80wt％的koh溶液，湿法腐蚀时间为5分钟-10分钟。53.作为优选实施方式，步骤s4中的形成的单晶硅薄壁结构的宽度小于1μm。54.作为优选实施方式，步骤s5中形成的单晶硅纳米线的宽度为10-800nm。55.作为优选实施方式，步骤s6中离子注入工艺，离子注入能量为5-100kev，离子注入计量为0.1e15cm-2-10e15cm-2,退火温度为200-4000℃，退火时间为5分钟-10小时。56.作为优选实施方式，步骤s7中的隔离沟道是将硅片刻蚀到底层硅中制作出来的。57.作为优选实施方式，步骤s8中释放整个结构后，所释放出来的硅纳米线以步骤s1中生成的氮化硅薄膜为特殊的保护结构。58.以下通过具体实施例进行详细说明：59.实施例一：60.下面将配合附图1a至图1f以及图4，对本发明做详细的说明。61.1.首先准备一块底层硅为100型的(111)型soi硅片，在其表面用低应力cvd薄膜生长技术制备一层厚度为50nm-5μm的氮化硅薄膜1，形成致密的介质掩膜层。如图1a所示。62.2.通过光刻工艺在介质掩膜层形成三角形图案阵列5，三角形图案阵列由两个基本单元组成，第一个基本单元是一个三角形在上，两个三角形在下；第二个基本单元是两个三角形在上，一个三角形在下。两个基本单元依次排列，由若干个这样的排列组成三角形阵列。对三角形图案阵列5进行rie工艺，刻蚀掉三角形图案阵列处的氮化硅层1，形成三角形窗口阵列。然后对三角形窗口阵列处的硅进行干法刻蚀，将顶层硅2刻蚀掉，刻蚀深度为1-100μm，制备出深度一致的竖直三角形阵列槽；然后继续向下干法刻蚀刻蚀掉soi硅片的氧化硅层3，刻蚀氧化硅层的厚度等于氧化硅层的厚度；紧接着再向下刻蚀底层硅4约1-100μm。如图1b和图1e所示。63.3.去除光刻胶，然后在10-100℃、10-80wt％的koh溶液中，将步骤1中的三角形阵列槽进行各项异性湿法腐蚀，湿法腐蚀的时间为5分钟-10小时，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽6，如图1c和图4所示。且相邻两个六边形腐蚀槽之间形成预设宽度小于1μm的单晶硅薄壁7结构，每三个相互相邻的六边形腐蚀槽6中间出现两个相对的锥体结构，这两个相对的锥体结构就是加速度计的质量块9。与此同时，100晶向的底层硅出现一个大的腐蚀槽10将顶层硅上的两个相连的锥体结构释放，构成质量块。如图1c和图1e所示。64.4.基于自限制热氧化工艺对硅片热氧化，单晶硅薄壁7的顶部正中央会形成单晶硅纳米线8。如图1d所示。65.5.在器件的左下角和右下角刻蚀氮化硅层1形成方形窗口，对方形窗口硼离子注入后再退火，离子注入计量为0.1e15cm-2-10e15cm-2,退火温度为200-4000℃，退火时间为5分钟-10小时，之后在该区域制作金电极12。在芯片的适当位置将硅片刻蚀到底层硅中制作隔离沟道，以实现器件正负极的物理隔绝。如图1f所示。66.6.最后用boe(buffer oxide etching solution)去除氧化硅墙壁阵列，释放整个结构。67.实施例二：68.本实施例二与实施例一在制备过程和制备工艺上基本一样，但在器件结构上略有不同，如图2和图5所示：实施例二中刻蚀的三角形阵列是以一个三角形在上，两个三角形在下为一个基本单元，阵列中包含着若干这样的基本单元。69.另外，在制作隔离沟道时，基本单元右下方三角形和其相邻基本单元的左下方三角形之间制作隔离沟道，同时每个基本单元的内部上方三角形和右下角三角形之间制作隔离沟道。70.其他可以参考实施例一。71.实施例三：72.本实施例三与实施例一在制备过程和制备工艺上基本一样，但在器件结构上略有不同，如图3和图6所示：实施例三中刻蚀的三角形阵列是以一个三角形在下，两个三角形在上为一个基本单元，由若干个这样的基本单元组成三角形阵列。73.另外，在制作隔离沟道时，在基本单元之间的上方三角形之间制作隔离沟道，同时每个基本单元的内部位于下方的三角形和右上方三角形之间制作隔离沟道。74.其他可以参考实施例一。75.以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。