存储设备、包含该存储设备的片上系统和计算装置的制作方法

本公开涉及集成电路，并且更具体地，涉及一种存储设备、包含该存储设备的片上系统和计算装置。

背景技术：

1、图1示意性地示出了以锁存器为存储单元的锁存器（latch）存储阵列，其尺寸可用位宽n和深度m来表示。n位（bit）的位宽限定锁存器存储阵列的一个存储单元为n位，也即每次写入数据宽度为n位、每次读出数据宽度为n位。深度m限定锁存器存储阵列中包括的n位存储单元的数量。可向锁存器存储阵列中的每个存储单元分配地址，例如如图1所示的地址0、1、2、……、(m-1)。在执行写操作时，可根据写地址进行地址译码以将数据写入到锁存器存储阵列中的对应存储单元。在执行读操作时，可根据读地址进行地址译码以将锁存器存储阵列中的对应存储单元所存储的数据读出。

技术实现思路

1、根据本公开的第一方面，提供了一种存储设备，包括存储模块和时钟门控模块。存储模块包括各自被分配有地址的多个锁存器单元。所述多个锁存器单元中的每个锁存器单元的输入端被配置为接收写入数据。时钟门控模块包括第一级时钟门控单元以及耦接在所述多个锁存器单元与所述第一级时钟门控单元之间的第二级时钟门控单元。所述第一级时钟门控单元中的每个时钟门控单元被配置为接收输入时钟信号和基于写地址的第一地址译码得到的使能信号，并向所述第二级时钟门控单元中的相应时钟门控单元输出使能时钟信号。所述第二级时钟门控单元中的每个时钟门控单元被配置为接收所述第一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于所述写地址的第二地址译码得到的使能信号，并向所述多个锁存器单元中的相应锁存器单元输出使能时钟信号。

2、在一些实施例中，所述时钟门控模块还包括耦接在所述第一级时钟门控单元与所述第二级时钟门控单元之间的一级或多级时钟门控单元。所述一级或多级时钟门控单元中的每一级时钟门控单元中的每个时钟门控单元被配置为接收所述一级或多级时钟门控单元中的上一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于写地址的相应地址译码得到的使能信号，并向所述一级或多级时钟门控单元中的下一级时钟门控单元中的相应时钟门控单元输出使能时钟信号。在这样的实施例中，所述第一级时钟门控单元中的每个时钟门控单元被配置为接收输入时钟信号和基于写地址的第一地址译码得到的使能信号并向所述一级或多级时钟门控单元中的最上一级时钟门控单元中的相应时钟门控单元输出使能时钟信号，以及所述第二级时钟门控单元中的每个时钟门控单元被配置为接收所述一级或多级时钟门控单元中的最下一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于所述写地址的第二地址译码得到的使能信号并向所述多个锁存器单元中的相应锁存器单元输出使能时钟信号。

3、在一些实施例中，所述多个锁存器单元被分层次地分组，所述多个锁存器单元在每一层次分组得到的组是通过对所述多个锁存器单元在上一层次分组得到的组的进一步划分得到的。所述时钟门控模块所包括的时钟门控单元的级数可对应于所述多个锁存器单元的分组的层次数。所述时钟门控模块中的每级时钟门控单元中包括的时钟门控单元的数量可对应于所述多个锁存器单元在相应层次分组得到的组数。

4、在一些实施例中，所述时钟门控模块中的每级时钟门控单元中的每个时钟门控单元所接收的使能信号是基于所述写地址的对应于相应层次的地址译码得到的。

5、在一些实施例中，所述多个锁存器单元中的每个锁存器单元的地址包括对应于不同层次的不同部分。在一些实施例中，在同一层次的同一组内的锁存器单元的地址具有相同部分。

6、在一些实施例中，地址为二进制的。在一些实施例中，写地址的对应于每个层次的地址译码与写地址的相应若干位相关联。在一些实施例中，所述相应若干位的位数由所述多个锁存器单元在该层次分组得到的组数与所述多个锁存器单元在上一层次分组得到的组数之比的二进制表示的位数决定。

7、在一些实施例中，所述第一级时钟门控单元中的每个时钟门控单元经由所述时钟门控模块中的其他级时钟门控单元与所述多个锁存器单元在第一层次分组得到的相应一组锁存器单元耦接，以及所述第二级时钟门控单元中的每个时钟门控单元与所述多个锁存器单元在低于所述第一层次的第二层次分组得到的相应一组锁存器单元耦接。

8、在一些实施例中，所述存储模块还包括附加锁存器单元和附加时钟门控单元。所述附加锁存器单元被分配有地址并且其输入端被配置为接收所述写入数据。所述附加时钟门控单元与所述附加锁存器单元耦接，并且被配置为接收所述输入时钟信号和基于所述写地址的地址译码得到的使能信号并向所述附加锁存器单元输出使能时钟信号。

9、在一些实施例中，存储设备还包括触发器单元和时钟源单元。所述触发器单元被配置为基于所接收的时钟信号向所述存储模块输出所述写入数据。所述时钟源单元分别与所述触发器单元和所述时钟门控模块耦接，并且被配置为提供所述输入时钟信号。在一些实施例中，存储设备还包括时钟延迟单元，其耦接在所述时钟源单元与所述触发器单元之间，并且被配置为接收所述输入时钟信号并基于所述存储模块中的对应于所述写地址的锁存器单元所接收的使能时钟信号相对于所述输入时钟信号的延迟而使所述输入时钟信号延迟，并向所述触发器单元输出经延迟的所述输入时钟信号。在一些实施例中，所述时钟延迟单元包括以下中的一个或多个：时钟缓冲器；反相器。在一些实施例中，所述触发器单元是上升沿触发的，所述经延迟的所述输入时钟信号的上升沿相比于所述输入时钟信号的上升沿更接近所述存储模块中的对应于所述写地址的锁存器单元所接收的使能时钟信号的上升沿。在一些实施例中，所述触发器单元是下降沿触发的，所述经延迟的所述输入时钟信号的下降沿相比于所述输入时钟信号的下降沿更接近所述存储模块中的对应于所述写地址的锁存器单元所接收的使能时钟信号的下降沿。

10、根据本公开的第二方面，提供了一种片上系统，包括根据本公开的第一方面所述的存储设备。

11、根据本公开的第三方面，提供了一种计算装置，包括根据本公开的第二方面所述的片上系统。

12、通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。

技术特征：

1. 一种存储设备，包括：

2.根据权利要求1所述的存储设备，其中，所述时钟门控模块还包括耦接在所述第一级时钟门控单元与所述第二级时钟门控单元之间的一级或多级时钟门控单元，所述一级或多级时钟门控单元中的每一级时钟门控单元中的每个时钟门控单元被配置为接收所述一级或多级时钟门控单元中的上一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于写地址的相应地址译码得到的使能信号并向所述一级或多级时钟门控单元中的下一级时钟门控单元中的相应时钟门控单元输出使能时钟信号，

3. 根据权利要求1或2所述的存储设备，其中，所述多个锁存器单元被分层次地分组，所述多个锁存器单元在每一层次分组得到的组是通过对所述多个锁存器单元在上一层次分组得到的组的进一步划分得到的，

4.根据权利要求3所述的存储设备，其中，所述时钟门控模块中的每级时钟门控单元中的每个时钟门控单元所接收的使能信号是基于所述写地址的对应于相应层次的地址译码得到的。

5.根据权利要求4所述的存储设备，其中，所述多个锁存器单元中的每个锁存器单元的地址包括对应于不同层次的不同部分，以及其中，在同一层次的同一组内的锁存器单元的地址具有相同部分。

6.根据权利要求4或5所述的存储设备，其中，地址为二进制的，以及其中，所述写地址的对应于每个层次的地址译码与所述写地址的相应若干位相关联。

7.根据权利要求6所述的存储设备，其中，所述相应若干位的位数由所述多个锁存器单元在该层次分组得到的组数与所述多个锁存器单元在上一层次分组得到的组数之比的二进制表示的位数决定。

8.根据权利要求3所述的存储设备，其中，所述第一级时钟门控单元中的每个时钟门控单元经由所述时钟门控模块中的其他级时钟门控单元与所述多个锁存器单元在第一层次分组得到的相应一组锁存器单元耦接，以及所述第二级时钟门控单元中的每个时钟门控单元与所述多个锁存器单元在低于所述第一层次的第二层次分组得到的相应一组锁存器单元耦接。

9.根据权利要求1所述的存储设备，其中，

10.根据权利要求1所述的存储设备，还包括：

11.根据权利要求10所述的存储设备，其中，所述时钟延迟单元包括以下中的一个或多个：时钟缓冲器；反相器。

12. 根据权利要求10所述的存储设备，其中：

13.一种片上系统，包括根据权利要求1-12中任一项所述的存储设备。

14.一种计算装置，包括根据权利要求13所述的片上系统。

技术总结本公开涉及存储设备、包含该存储设备的片上系统和计算装置。一种存储设备包括存储模块和时钟门控模块。存储模块包括各自被分配有地址的多个锁存器单元，每个锁存器单元的输入端用于接收写入数据。时钟门控模块包括第一级时钟门控单元和耦接在多个锁存器单元与第一级时钟门控单元之间的第二级时钟门控单元。第一级时钟门控单元接收输入时钟信号和基于写地址的第一地址译码的使能信号并向第二级时钟门控单元中的相应时钟门控单元输出使能时钟信号。第二级时钟门控单元接收第一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于写地址的第二地址译码的使能信号并向相应锁存器单元输出使能时钟信号。技术研发人员：薛可,范志军,许超,刘建波,杨作兴受保护的技术使用者：深圳比特微电子科技有限公司技术研发日：技术公布日：2024/1/15