包括并联动态寄存器的集成电路、运算芯片和计算设备的制作方法

本发明涉及电路设计与布局领域，更具体地，涉及包括并联动态寄存器的集成电路、运算芯片和计算设备。

背景技术：

1、寄存器在数字电路设计中应用广泛，可用于例如数字信号的寄存、移位、分频等。当需要多个寄存器同步工作时，可以将多个寄存器并联，并为各个寄存器提供同步的时钟控制信号，由此能够减小所实现的数字电路芯片的面积并降低功耗。寄存器可以分为动态寄存器和静态寄存器。动态寄存器相对于静态寄存器，由于减少了用于保持工作状态的正反馈电路，电路结构会大幅度简化，这样可以进一步减小芯片面积和降低功耗。然而，也正是由于动态寄存器没有正反馈电路锁定内部工作状态，只能靠悬空节点的寄生电容保持电压，如果该节点处器件的漏电电流较大，则动态寄存器的最低工作频率会受到限制。

2、因此，需要一种优化的并联动态寄存器电路，以减轻漏电电流对动态寄存器最低工作频率的影响。

技术实现思路

1、根据本发明的第一方面，提供了一种集成电路，包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一场效应晶体管(fet)，第二三态门包括与第一fet具有相同极性的第二fet。第一fet与第二fet相邻。第一fet与第二fet使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

2、根据本发明的第二方面，提供了一种运算芯片，包括至少一个如前所述的集成电路。

3、根据本发明的第三方面，提供了一种计算设备，包括：至少一个如前所述的运算芯片、控制芯片、电源模块和散热器，所述控制芯片与所述至少一个运算芯片耦接并用于控制所述至少一个运算芯片的操作，所述电源模块用于向所述至少一个运算芯片和/或所述控制芯片提供电力，以及所述散热器用于给所述至少一个运算芯片、所述控制芯片和/或所述电源模块散热。

4、根据参照附图的以下描述，本发明的其它特性特征和优点将变得清晰。

技术特征：

1.一种集成电路，其特征在于，所述集成电路包括：

2.根据权利要求1所述的集成电路，其中第一fet和第二fet为p型场效应晶体管或者n型场效应晶体管。

3.根据权利要求1所述的集成电路，其中所述多个动态寄存器还包括设置在第三行中的第三动态寄存器，第三行与第二行相邻，但不与第一行相邻，第三动态寄存器包括第三三态门，第二三态门还包括与第一fet具有相反极性的第三fet，第三三态门包括与第三fet具有相同极性的第四fet，第三fet与第四fet相邻，第三fet与第四fet使用跨第二行和第三行之间的第二边界连续延伸的第二多晶硅图案作为栅极端子以接收相同的第二控制信号，第二控制信号与第一控制信号互补。

4.根据权利要求3所述的集成电路，其中第一多晶硅图案与第二多晶硅图案在列方向上对准。

5.根据权利要求1-2中任一项所述的集成电路，其中第一三态门还包括第五fet，第二三态门还包括第三fet，第五fet和第三fet的极性与第一fet相反，第五fet和第三fet的栅极端子接收与第一控制信号互补的第二控制信号，第一fet的漏极端子与第五fet的漏极端子耦合在一起以提供第一动态寄存器的输出数据信号。

6.根据权利要求5所述的集成电路，其中第一三态门还包括第六fet和第七fet，第六fet的极性与第一fet相反，第七fet的极性与第一fet相同，第七fet的漏极端子耦合到第一fet的源极端子，第六fet的漏极端子耦合到第五fet的源极端子，第六fet和第七fet的栅极端子耦合在一起以接收第一动态寄存器的输入数据信号，第六fet的源极端子耦合到电源轨或接地轨中的一者，第七fet的源极端子耦合到电源轨或接地轨中的另一者。

7.根据权利要求6所述的集成电路，其中第一fet和第五fet的源极端子耦合在一起。

8.根据权利要求1所述的集成电路，其中第一三态门与第二三态门具有相同的逻辑电路图。

9.根据权利要求1所述的集成电路，其中第一fet和第二fet共用跨第一边界连续延伸的同一衬底区域。

10.根据权利要求1所述的集成电路，其中第一动态寄存器和第二动态寄存器共用电源轨或接地轨中的一者，所述电源轨或接地轨中的所述一者设置在第一边界处。

11.根据权利要求1所述的集成电路，其中第一动态寄存器和第二动态寄存器包括动态锁存器。

12.根据权利要求1所述的集成电路，其中第一三态门和第二三态门采用互补型金属氧化物半导体场效应管(cmos)实现。

13.一种运算芯片，其特征在于，包括至少一个根据权利要求1至12中任意一项所述的集成电路。

14.一种计算设备，其特征在于，包括：

技术总结本公开涉及包括并联动态寄存器的集成电路、运算芯片和计算设备。集成电路包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一场效应晶体管(FET)，第二三态门包括与第一FET具有相同极性的第二FET。第一FET与第二FET相邻。第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。技术研发人员：田文博,龚川,李楠,郭海丰,杨作兴受保护的技术使用者：深圳比特微电子科技有限公司技术研发日：技术公布日：2024/1/16