操作NVM芯片的控制部件的接口电路的制作方法

本技术涉及存储技术，特别地，涉及区分操作nvm芯片的读时钟与编程时钟的控制部件的接口电路。

背景技术：

1、图1a展示了固态存储设备的框图。固态存储设备102同主机相耦合，用于为主机提供存储能力。主机同固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如sata(serial advanced technology attachment，串行高级技术附件)、scsi(small computer system interface，小型计算机系统接口)、sas(serial attachedscsi，串行连接scsi)、ide(integrated drive electronics，集成驱动器电子)、usb(universal serial bus，通用串行总线)、pcie(peripheral component interconnectexpress,pcie，高速外围组件互联)、nvme(nvm express，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102包括接口103、控制部件104、一个或多个nvm芯片105以及dram(dynamic random access memory，动态随机访问存储器)110。

2、nand闪存、相变存储器、feram(ferroelectric ram，铁电存储器)、mram(magneticrandom access memory，磁阻存储器)、rram(resistive random access memory，阻变存储器)、xpoint存储器等是常见的nvm。

3、接口103可适配于通过例如sata、ide、usb、pcie、nvme、sas、以太网、光纤通道等方式与主机交换数据。

4、控制部件104用于控制在接口103、nvm芯片105以及dram 110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。控制部件104可通过软件、硬件、固件或其组合的多种方式实现，例如，控制部件104可以是fpga(field-programmable gate array，现场可编程门阵列)、asic(application specificintegrated circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者控制器，在处理器或控制器中执行软件来操纵控制部件104的硬件来处理io(input/output)命令。控制部件104还可以耦合到dram 110，并可访问dram 110的数据。在dram可存储ftl表和/或缓存的io命令的数据。

5、图1b展示了存储设备的控制部件的详细的框图。

6、主机以遵循存储协议的io命令访问存储设备。控制部件根据来自主机的io命令，生成一个或多个存储命令并提供给介质接口控制器。介质接口控制器根据存储命令生遵循nvm芯片的接口协议的存储介质访问命令(例如，编程命令、读命令、擦除命令)。控制部件还跟踪从一个io命令生成的所有存储命令都被执行完成，并向主机指示io命令的处理结果。

7、参看图1b，控制部件包括例如主机接口、主机命令处理单元、存储命令处理单元、介质接口控制器(或称闪存接口控制器、闪存通道控制器)与存储介质管理单元。主机接口获取主机提供的io命令，并生成存储命令提供给存储命令处理单元。存储命令例如访问相同大小的存储空间，例如4kb。将nvm芯片中记录的对应一个存储命令所访问数据的数据单元称为数据帧。物理页记录一个或多个数据帧。例如，物理页的大小17664字节，而数据帧大小为4kb，则一个物理页能存储4个数据帧。

8、存储介质管理单元为每个存储命令维护逻辑地址到物理地址的转换。例如，存储介质管理单元包括ftl表。对于读命令，存储介质管理单元输出存储命令所访问的逻辑地址对应的物理地址，对于编程命令，存储介质管理单元为其分配可用的物理地址，并记录其访问的逻辑地址与分配的物理地址的映射关系。存储介质管理单元还维护诸如垃圾回收、磨损均衡等管理nvm芯片所需的功能。

9、存储命令处理单元根据存储介质管理单元提供的物理地址，操作介质接口控制器向nvm芯片发出存储介质访问命令。为了清楚的目的，将存储命令处理单元发送给介质接口控制器的命令称为介质接口命令，而将介质接口控制器发送给nvm芯片的命令称为存储介质访问命令。存储介质访问命令遵循nvm芯片的接口协议。

10、介质接口控制器通过闪存通道(flash channel)耦合nvm芯片，并以遵循nvm芯片的接口协议的方式向nvm芯片发出命令，以操作nvm芯片，并接收从nvm芯片输出的命令执行结果。闪存通道包括多根信号线，由nvm芯片接口协议定义，例如，已知的nvm芯片接口协议包括“toggle”、“onfi”等；又例如onfi协议定义了闪存通道包括ce、cle、ale、we、re、dqs和/或dq信号等信号线。

11、以nand闪存为例，逻辑单元(lun，logic unit)是nvm芯片独立执行命令并报告状态的最小单元。存储器目标(target)是nmv芯片封装内的共享芯片使能(ce,chip enable)信号的一个或多个逻辑单元(lun)。nand闪存封装内可包括一个或多个管芯(die)。典型地，逻辑单元对应于单一的管芯。在可从https://www.onfi.org/specifications获得的“opennand flash interface specification”中，提供了关于目标(target)、逻辑单元、lun的含义，其为现有技术的一部分。

12、为符合nvm芯片接口协议所定义(如onfi协议)的信号波形图，控制部件与nvm芯片之间通过闪存通道所传输的一组信号例如包括ce、cle、ale、we、re、dqs以及dq信号等。闪存通道上以周期(cycle)为单位传输信号。各周期所传输的信号具有不同的含义，用周期类型(cycle type)指示各周期所传输信号的含义。周期类型包括例如命令周期(cmd cycle)、地址周期(addr cycle)、数据输入周期(data in cycle)与数据输出周期(data out cycle)等。

13、介质接口控制器包括接口电路。接口电路是控制部件中与nvm芯片耦合的接口，例如用于控制各个周期(cycle)所传输信号波形。由于在数据输入周期(data in cycle)控制部件向nvm芯片传输要写入的数据，在数据输出周期(data out cycle)nvm芯片向控制部件传输读取的数据，数据输入周期(data in cycle)或者数据输出周期(data out cycle)在闪存通道上传输的信号的质量，直接会影响存储设备的写/读性能。接口电路主要针对数据输入周期(data in cycle)与数据输出周期(data out cycle)所传输信号波形控制。应理解，接口电路也可以对其他周期的信号波形进行控制，在此不做限定。

14、接口电路通常包括物理层电路(phy)、驱动电路(drive)和/或pad(焊盘)。一些情况下，物理层电路(phy)与驱动电路(drive)的划分是模糊的，或者被集成在一起而呈现为电一的电路单元。

15、pad是将集成电路管芯的内部信号连接到集成电路所在芯片的封装的外部管脚的电路结构。pad是管芯的一部分，用于芯片与外部管脚的信号交互。pad可以分为输入pad，输出pad与双向pad。输入pad用于从外部管脚接收信号，输出pad用于向外部管脚施加信号，双向pad既能作为输入pad，也能作为输出pad。

16、drive(驱动电路)，耦合于phy(物理层电路)与pad之间，用于保障集成电路与外部电路连接时的驱动能力。驱动电路根据phy提供的信号驱动pad产生施加到外部管脚的信号，或者从外部管脚接收信号并提供给phy。

17、phy(物理层电路)，在集成电路内部的数字域信号同外部电路所需的信号的物理形态之间进行转换。phy同drive(驱动电路)耦合，phy的输出控制drive(驱动电路)来驱动pad。

18、图1c展示了onfi协议所定义的数据输入周期(data in cycle)的波形图。

19、在数据输入周期(data in cycle)，dq信号线上出现要传输给nvm芯片的例如8比特数据(如图1c所示d0，d1，……，dn)，而同时cle信号为低、ale信号为低以及在dq信号线上出现数据的同时dqs信号发生翻转。因而，产生的数据输入周期的信号序列包括设置cle信号与ale信号均为低，并保持指定时间，cle信号与ale信号保持为低的时间依赖于控制部件要向nvm芯片所传输的数据长度(数据输入周期的个数)。控制部件为向nvm芯片传输要写入的数据需要通过接口电路来生成数据输入周期序列(数据输入周期的个数与要写入的数据长度有关)。在每个数据输入周期，设置dqs信号发生翻转，以及同时将传输给nvm芯片的数据输出到dq信号线。由于dq信号出现数据与dqs信号发生翻转同步，dqs信号发生翻转的次数与要生成的数据输入周期序列中数据输入周期的个数有关。接口电路至少需要对dq信号与dqs信号进行控制，以产生至少一次翻转的dqs信号，并在dqs信号每发生一次翻转的同时在dq信号线上出现要传输给nvm芯片的例如8比特数据。

20、图1d展示了onfi协议所定义的数据输出周期(data out cycle)的波形图。

21、在数据输出周期(data out cycle)，nvm芯片输出dqs信号与dq信号。在每个数据输出周期，dq信号是输出的例如8比特数据(例如图1d所示的d0，d1，……，dn)，而dqs信号的翻转与dq信号的边沿对齐。因而，接口电路在每个数据输出周期，响应于在dqs信号线上捕捉到信号翻转，在延迟一段时间后采样dq信号线。另外，nvm芯片在输出dqs信号与dq信号之前，接口电路还需要在耦合nvm芯片的re信号线产生re信号，nvm芯片在接收到指定次数的re信号翻转之后，会在dqs信号线上输出dqs信号，在dq信号线上输出dq信号。故对于数据输出周期(data out cycle)，接口电路至少需要对dq信号、dqs信号以及re信号进行控制。

22、可以理解地，不同厂商或不同规格的nvm芯片，其接口协议相对于onfi标准可能有不同。接口电路依据要操作的nvm芯片所需的接口协议的数据输入/输出周期的波形，来将数据输入/输出周期划分为多个阶段，并在各阶段驱动相应的信号线处于指定状态。可选的，例如对于不同的时序模式，数据输入/输出周期具有不同的信号序列，接口电路所要控制的信号序列也不同，而是同对应的时序模式所需的信号序列一致。

23、图2展示了存储设备的控制部件与nvm芯片连接关系的框图。

24、为控制成本，控制部件(例如，图1a、图1b的控制部件)所能提供的闪存通道的数量是有限的，例如，控制部件能提供4个或8个闪存通道。如图2所示。为提高存储设备的存储容量以及提高存储密度并且平衡控制部件芯片的引脚数量，通常在单个闪存通道耦合例如2个或更多nvm芯片(或者以逻辑单元(lun)或目标(target)为单位耦合到闪存通道)。耦合到相同闪存通道的多个目标(target)共享总线(包括例如控制总线与数据总线)，以减少用于将nvm芯片耦合到控制部件所使用的引脚数量。闪存通道为耦合到该通道的各目标(target)提供其专用的芯片使能(ce)信号，以在任意时刻，在相同闪存通道内避免向多于一个target传输信号。耦合到相同闪存通道的各nvm芯片通常具有相同类型，从而介质接口控制器用相同方式得以操作所有nvm芯片。另外，对于nvm芯片，与其耦合的闪存通道会连接到该nvm芯片内部的所有target。因而，在一个闪存通道上，与其耦合的所有nvm芯片与所有nvm芯片内部的所有target都同该闪存通道存在电连接。在工作时，与一闪存通道连接的所有target分时复用该闪存通道。例如，通过闪存通道为耦合到该通道的各目标(target)提供其专用的芯片使能(ce)信号来选择占用该闪存通道的target(如图2所示用阴影标记的target)。此时，所选择的target能够通过闪存通道与控制部件交换电信号，而其他未选择的target(如图2所示无阴影标记的target)与闪存通道耦合的引脚都不工作(例如，处于高阻态)，即此时控制部件可通过闪存通道与nvm芯片中所选择的target交换电信号，而未被选择的target无法与控制部件交换电信号。虽然此时未被选择的target无法与控制部件交换电信号，但是，连接各未被选择的target的导线(如图2所示用虚线标记的导线)依然在物理上连接到该闪存通道，从而对于不同的存储设备，耦合到闪存通道的nvm芯片或target数量存在不同，进而会引起闪存通道的负载变化，从而需要控制部件的耦合闪存通道的端口或者所选择的target的耦合闪存通道的端口有较强的驱动能力。例如，在执行编程命令时，由控制部件向闪存通道输出电信号，向闪存通道的各引线提供驱动电压与电流，由所选择的target接收该电信号，从而需要控制部件的耦合闪存通道的端口有较强的驱动能力，以便在不同的nvm芯片配置(连接到相同闪存通道的nvm芯片数量，和/或每个nvm芯片内的target数量)的情况下，都能有效地驱动闪存通道。又例如，执行存储介质访问命令的读命令时，要从所选择的target读数据，响应存储介质访问命令的读命令的过程中，所选择的target向闪存通道输出电信号，向闪存通道的各引线提供驱动电压与电流，由控制部件接收电信号。此时，需要所选择的target的耦合闪存通道的端口有较强的驱动能力，以便在不同的nvm芯片配置(连接到相同闪存通道的nvm芯片数量，每个nvm芯片内的target数量)的情况下，都能有效地驱动闪存通道。

技术实现思路

1、诸如闪存芯片的nvm芯片的种类具有多样性，nvm芯片的驱动能力由nvm芯片厂商所设计，不同nvm芯片厂商所设计的nvm芯片其驱动能力也不同。在设计控制部件和/或存储设备时，无法预知nvm芯片的驱动能力。为了提供多种存储容量的存储设备，控制部件厂商在设计控制部件时，需要使得控制部件能够灵活地适配多种nvm芯片基础上，可以提供较强的闪存通道驱动能力为实现大容量存储设备进行优化。但是，在一些情况下，存储设备中使用的nvm芯片的可能不是为大容量存储设备优化的，相应地，其驱动闪存通道的能力较弱，不足以适配nvm芯片配置(连接到相同闪存通道的nvm芯片数量，和/或每个nvm芯片内的target数量)的所有情况，进而导致所选择的target在响应存储介质访问命令的读命令(下文中，如无特别声明，所提及的读命令指存储介质访问命令的读命令)的过程中，因驱动能力不足，使得闪存通道上传输的信号的质量较差，进而影响了控制部件从nvm芯片读出数据的正确接收。由于无法预知所耦合的nvm芯片的驱动能力，本实用新型实施例通过对控制部件的接口电路进行改进，使得在具有不同nvm芯片配置的存储设备情况下，通过该接口电路为编程命令处理和读命令处理提供不同的时钟频率。例如，为编程命令处理的时钟频率高于读命令处理的时钟频率。以通过较高的时钟频率提高对编程命令处理的速度；通过低于编程命令的时钟频率来对读命令处理，以读数据过程中的提高信号质量并降低读命令处理过程中对于nvm芯片驱动能力的要求，避免由于nvm芯片驱动能力不足，使得闪存通道上传输的信号的质量较差，进而影响了控制部件读从nvm芯片读出数据的正确接收的问题。

2、根据本实用新型的第一方面，提供了根据本实用新型第一方面的第一操作nvm芯片的控制部件的接口电路，该接口电路包括：第一时钟、第二时钟、dq接口电路、dqs接口电路、re接口电路、dq信号pad、dqs信号pad以及re信号pad；其中，所述第一时钟耦合所述dq接口电路、所述dqs接口电路、所述dq信号pad与所述dqs信号pad；所述第二时钟耦合所述re接口电路与所述re信号pad；所述dq接口电路出耦合所述dq信号pad；所述dqs接口电路耦合所述dqs信号pad；所述re接口电路耦合所述dq信号pad。

3、根据本实用新型的第一方面的第一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第一方面的第二操作nvm芯片的控制部件的接口电路，该接口电路还包括：选择器；所述第一时钟与所述第二时钟耦合所述选择器的输入；所述选择器的输出耦合所述dq接口电路、所述dqs接口电路、所述dq信号pad与所述dqs信号pad。

4、根据本实用新型的第一方面的第一或第二操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第一方面的第三操作nvm芯片的控制部件的接口电路，所述dq接口电路包括用于发送的dq物理层电路、用于发送的dq驱动器、用于接收的dq物理层电路与用于接收的dq驱动器；所述用于发送的dq物理层电路耦合所述用于发送的dq驱动器；所述用于发送的dq驱动器耦合所述dq信号pad；所述用于接收的dq物理层电路耦合所述用于接收的dq驱动器；所述用于接收的dq驱动器耦合所述dq信号pad。

5、根据本实用新型的第一方面的第三操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第一方面的第四操作nvm芯片的控制部件的接口电路，所述dqs接口电路包括用于发送的dqs物理层电路、用于发送的dqs驱动器、用于接收的dqs物理层电路与用于接收的dqs驱动器；所述用于发送的dqs物理层电路耦合所述用于发送的dqs驱动器；所述用于发送的dqs驱动器耦合所述dqs信号pad；所述用于接收的dqs物理层电路耦合所述用于接收的dqs驱动器；所述用于接收的dqs驱动器耦合所述dqs信号pad。

6、根据本实用新型的第一方面的第一至第四之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第一方面的第五操作nvm芯片的控制部件的接口电路，所述re接口电路包括re物理层电路与re驱动器；所述re物理层电路耦合所述re驱动器；所述re驱动器耦合所述re信号pad。

7、根据本实用新型的第二方面，提供了根据本实用新型第二方面的第一操作nvm芯片的控制部件的接口电路，该接口电路包括：第一时钟、第二时钟、dq接口电路、dqs接口电路、re接口电路、dq信号pad、dqs信号pad以及re信号pad；其中，所述第一时钟提供第一时钟信号，所述第二时钟提供第二时钟信号，所述第二时钟信号的频率小于所述第一时钟信号的频率；所述dq接口电路基于所述第一时钟信号生成dq信号，以及基于所述第一时钟信号驱动所述dq信号pad将所述dq信号施加到所述控制部件用于耦合nvm芯片的dq信号线；所述dqs接口电路基于所述第一时钟信号生成dqs信号，以及基于所述第一时钟信号驱动所述dqs信号pad将所述dqs信号施加到所述控制部件用于耦合nvm芯片的dqs信号线；所述re接口电路基于所述第二时钟信号生成re信号，以及基于所述第二时钟信号驱动所述re信号pad将所述re信号施加到所述控制部件用于耦合nvm芯片的re信号线。

8、根据本实用新型的第二方面的第一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第二操作nvm芯片的控制部件的接口电路，所述dq接口电路还驱动所述dq信号pad从nvm芯片的dq信号线上采集dq信号；所述dqs接口电路还驱动所述dqs信号pad从nvm芯片的dqs信号线上采集dqs信号。

9、根据本实用新型的第二方面的第一或第二操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第三操作nvm芯片的控制部件的接口电路，所述dq接口电路包括用于发送的dq物理层电路以及用于发送的dq驱动器；其中，所述第一时钟为所述用于发送的dq物理层电路以及所述用于发送的dq驱动器提供所述第一时钟信号；所述用于发送的dq物理层电路基于所述第一时钟信号控制所述用于发送的dq驱动器将待写入到nvm芯片的数据输出到所述dq信号pad。

10、根据本实用新型的第二方面的第一至第三之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第四操作nvm芯片的控制部件的接口电路，所述dqs接口电路包括用于发送的dqs物理层电路以及用于发送的dqs驱动器；所述用于发送的dqs物理层电路基于所述第一时钟信号控制所述用于发送的dqs驱动器将生成的dqs信号输出到所述dqs信号pad。

11、根据本实用新型的第二方面的第四操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第五操作nvm芯片的控制部件的接口电路，所述用于发送的dqs物理层电路在所述dqs信号翻转的同时控制所述用于发送的dq驱动器将所述待写入到nvm芯片的数据输出到所述dq信号pad。

12、根据本实用新型的第二方面的第一至第五之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第六操作nvm芯片的控制部件的接口电路，所述re接口电路包括：re物理层电路以及re驱动器；其中，所述第二时钟为所述re物理层电路以及所述re驱动器提供所述第二时钟信号；所述re物理层电路基于所述第二时钟信号控制所述re驱动器将生成的re信号输出到所述re信号pad。

13、根据本实用新型的第二方面的第六操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第七操作nvm芯片的控制部件的接口电路，所述dqs接口电路还包括用于接收的dqs物理层电路；所述dq接口电路还包括用于接收的dq物理层电路与用于接收的dq驱动器；其中，所述用于接收的dqs物理层电路控制所述dqs信号pad从所述控制部件用于耦合nvm芯片的dqs信号线上采集dqs信号，以及响应于所述dqs信号翻转，所述用于接收的dq物理层电路控制所述用于接收的dq驱动器驱动所述dq信号pad从所述控制部件用于耦合nvm芯片的dq信号线上采集dq信号，并从所述dq信号上获取从nvm芯片读出的数据。

14、根据本实用新型的第二方面的第七操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第八操作nvm芯片的控制部件的接口电路，所述用于接收的dq物理层电路控制所述用于接收的dq驱动器驱动所述dq信号pad从所述控制部件用于耦合nvm芯片的dq信号线上采集dq信号之前，所述用于发送的dqs物理层电路控制所述用于发送的dq驱动器关闭。

15、根据本实用新型的第二方面的第七或第八操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第九操作nvm芯片的控制部件的接口电路，所述dqs接口电路还包括用于接收的dqs物理层电路与用于接收的dqs驱动器；其中，所述用于接收的dqs物理层电路通过控制所述用于接收的dqs驱动器驱动所述dqs信号pad从所述控制部件用于耦合nvm芯片的dqs信号线上采集dqs信号；以及用于接收的dqs物理层电路捕捉所述dqs信号的翻转并提供给所述用于接收的dq物理层电路，所述用于接收的dq物理层电路响应于所述dqs信号的反转控制所述用于接收的dq驱动器驱动所述dq信号pad从所述控制部件用于耦合nvm芯片的dq信号线上采集dq信号。

16、根据本实用新型的第二方面的第九操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第十操作nvm芯片的控制部件的接口电路，所述用于接收的dqs物理层电路通过控制所述用于接收的dqs驱动器驱动所述dqs信号pad从所述控制部件用于耦合nvm芯片的dqs信号线上采集dqs信号之前，所述用于发送的dqs物理层电路控制所述用于发送的dqs驱动器关闭。

17、根据本实用新型的第二方面的第七至第十之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第十一操作nvm芯片的控制部件的接口电路，该接口电路还包括：发送缓存和/或接收缓存；其中，所述发送缓存与所述用于发送的dq物理层电路耦合，向所述dq信号的物理层电路提供用来生成dq信号的数据；所述接收缓存与所述用于接收的dq物理层电路耦合，用于存储所述用于接收的dq物理层电路从nvm芯片的dq信号线上所采集dq信号。

18、根据本实用新型的第二方面的第一至第十一之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第十二操作nvm芯片的控制部件的接口电路，该接口电路还包括：选择器；所述选择器与所述第一时钟以及所述第二时钟耦合，所述选择器的输出耦合所述dq接口电路以及所述dqs接口电路；所述选择器用于选择将所述第一时钟信号或者所述第二时钟信号提供给所述dq接口电路以及所述dqs接口电路。

19、根据本实用新型的第二方面的第一至第十二之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第二方面的第十三操作nvm芯片的控制部件的接口电路，所述第一时钟信号以及所述第二时钟信号的频率基于所述nvm芯片所配置的指定时钟信号的频率来设置。

20、根据本实用新型的第三方面，提供了根据本实用新型第三方面的第一操作nvm芯片的控制部件的接口电路，操作nvm芯片的控制部件的接口电路，该接口电路包括：第一时钟、第二时钟、用于发送数据的物理层电路、用于发送的dqs驱动器、用于发送的dq驱动器、用于接收数据的物理层电路、用于接收的dqs驱动器、用于接收的dq驱动器、re驱动器、dq信号pad、dqs信号pad以及re信号pad；其中，所述第一时钟耦合所述用于发送数据的物理层电路、用于发送的dqs驱动器与用于发送的dq驱动器；所述第二时钟耦合所述用于接收数据的物理层电路、用于接收的dqs驱动器、用于接收的dq驱动器与re驱动器；所述用于发送的dq驱动器与所述用于接收的dq驱动器耦合所述dq信号pad；所述用于发送的dqs驱动器与所述用于接收的dqs驱动器耦合所述dqs信号pad；所述re驱动器耦合所述re信号pad。

21、根据本实用新型的第三方面的第一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第二操作nvm芯片的控制部件的接口电路，该接口电路还包括选择器；所述第一时钟与所述第二时钟耦合所述选择器的输入；所述选择器的输出耦合所述用于发送数据的物理层电路、用于发送的dqs驱动器与用于发送的dq驱动器。

22、根据本实用新型的第三方面的第二操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第三操作nvm芯片的控制部件的接口电路，用于发送数据的物理层电路基于所述第一时钟信号控制所述用于发送的dqs驱动器将生成的dqs信号输出到所述dqs信号pad，以及在所述dqs信号发生翻转的同时控制所述用于发送的dq驱动器将生成的dq信号输出到所述dq信号pad。

23、根据本实用新型的第三方面的第三操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第四操作nvm芯片的控制部件的接口电路，该接口电路还包括发送缓存；所述发送缓存耦合所述用于发送数据的物理层电路，用于向所述用于发送数据的物理层电路提供用来生成dq信号的数据。

24、根据本实用新型的第三方面的第一至第四之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第五操作nvm芯片的控制部件的接口电路，用于接收数据的物理层电路基于所述第二时钟信号控制所述re驱动器将生成的re信号输出到所述re信号pad，控制所述用于接收的dqs驱动器从所述dqs信号pad接收dqs信号，以及响应于所述dqs信号发生翻转控制所述接收发送的dq驱动器从所述dq信号pad采集dq信号。

25、根据本实用新型的第三方面的第五操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第六操作nvm芯片的控制部件的接口电路，该接口电路还包括接收缓存；所述接收缓存耦合所述用于接收数据的物理层电路，用于从所述用于接收数据的物理层电路接收所采集的dq信号。

26、根据本实用新型的第三方面的第一至第六之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第三方面的第七操作nvm芯片的控制部件的接口电路，所述第一时钟信号的频率大于所述第二时钟信号的频率。

27、根据本实用新型的第四方面，提供了根据本实用新型第四方面的第一操作nvm芯片的控制部件的接口电路，操作nvm芯片的控制部件的接口电路，该接口电路包括：第一时钟、第二时钟、用于发送数据的物理层电路、用于发送的dqs驱动器、用于发送的dq驱动器、用于接收数据的物理层电路、用于接收的dq驱动器、re驱动器、dq信号pad、dqs信号pad以及re信号pad；其中，所述第一时钟耦合所述用于发送数据的物理层电路、用于发送的dqs驱动器与用于发送的dq驱动器；所述第二时钟耦合所述用于接收数据的物理层电路、用于接收的dq驱动器与re驱动器；所述用于发送的dq驱动器与所述用于接收的dq驱动器耦合所述dq信号pad；所述用于发送的dqs驱动器耦合所述dqs信号pad；所述用于接收的dq驱动器、所述re驱动器与所述dqs信号pad耦合所述用于接收数据的物理层电路；所述re驱动器耦合所述re信号pad。

28、根据本实用新型的第四方面的第一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第二操作nvm芯片的控制部件的接口电路，该接口电路还包括选择器；所述第一时钟与所述第二时钟耦合所述选择器的输入；所述选择器的输出耦合所述用于发送数据的物理层电路、用于发送的dqs驱动器与用于发送的dq驱动器。

29、根据本实用新型的第四方面的第二操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第三操作nvm芯片的控制部件的接口电路，用于发送数据的物理层电路基于所述第一时钟信号控制所述用于发送的dqs驱动器将生成的dqs信号输出到所述dqs信号pad，以及在所述dqs信号发生翻转的同时控制所述用于发送的dq驱动器将生成的dq信号输出到所述dq信号pad。

30、根据本实用新型的第四方面的第三操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第四操作nvm芯片的控制部件的接口电路，该接口电路还包括发送缓存；所述发送缓存耦合所述用于发送数据的物理层电路，用于向所述用于发送数据的物理层电路提供用来生成dq信号的数据。

31、根据本实用新型的第四方面的第一至第四之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第五操作nvm芯片的控制部件的接口电路，用于接收数据的物理层电路基于所述第二时钟信号控制所述re驱动器将生成的re信号输出到所述re信号pad，以及从所述dqs信号pad接收dqs信号，以及响应于所述dqs信号发生翻转控制所述接收发送的dq驱动器从所述dq信号pad采集dq信号。

32、根据本实用新型的第四方面的第五操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第六操作nvm芯片的控制部件的接口电路，该接口电路还包括接收缓存；所述接收缓存耦合所述用于接收数据的物理层电路，用于从所述用于接收数据的物理层电路接收所采集的dq信号。

33、根据本实用新型的第四方面的第一至第六之一操作nvm芯片的控制部件的接口电路，提供了根据本实用新型第四方面的第七操作nvm芯片的控制部件的接口电路，所述第一时钟信号的频率大于所述第二时钟信号的频率。

34、根据本实用新型的第五方面，提供了根据本实用新型第六方面的控制部件，该控制部件包括：第一方面至第四方面之一所述的接口电路。

35、根据本实用新型的第六方面，提供了根据本实用新型第七方面的存储设备，该存储设备包括：第五方面所述的控制部件。