字线驱动电路及字线驱动器、存储装置的制作方法

本公开实施例涉及半导体，特别涉及一种字线驱动电路及字线驱动器、存储装置。

背景技术：

1、存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在动态随机存取存储器(dynamic random access memory，dram)中，需要通过使用字线和位线向/从存储器单元中写入/读取数据，并基于施加到字线的电压来操作。

2、随着dram容量的增大，连接到一个字线的存储器单元的数量增加，并且字线之间的距离缩小，可能发生速度延迟问题。为了改善字线电压的延迟，可以将一个字线划分成多个子字线并通过使用子字线驱动器(sub word-line driver，swd)驱动每个子字线，其中，子字线驱动器可以设置在字线驱动电路中。

3、然而，目前的字线驱动电路的版图面积较大，从而使得存储器的集成度较低。

技术实现思路

1、本公开实施例提供一种字线驱动电路及字线驱动器、存储装置，至少有利于减小字线驱动电路的版图面积。

2、本公开实施例提供一种字线驱动电路，包括：至少两个子字线驱动器，每一子字线驱动器与一主字线以及一子字线连接，主字线用于提供使能信号；子字线驱动器包括保持晶体管，保持晶体管的第一端与第二端分别连接不同的子字线，保持晶体管的栅极接收第二驱动信号；子字线驱动器被配置为，响应于第一驱动信号以及使能信号，向被选择的子字线提供第一驱动信号；响应于第一驱动信号、使能信号以及第二驱动信号，导通保持晶体管的第一端与第二端；其中，保持晶体管包括第一晶体管和第二晶体管，与第一晶体管的第一端和第二端连接的两条子字线分别与同一条主字线相对应，与第二晶体管的第一端和第二端连接的两条子字线分别与不同的主字线相对应。

3、在一些实施例中，被选择的子字线为与保持晶体管的第一端或者第二端连接的子字线在一些实施例中，保持晶体管包括nmos管。

4、在一些实施例中，子字线驱动器包括：上拉晶体管，栅极连接主字线，源极接收第一驱动信号，漏极连接子字线以及保持晶体管的第一端或者第二端；下拉晶体管，栅极连接主字线，漏极与上拉晶体管的漏极连接，源极接收第三驱动信号。

5、在一些实施例中，上拉晶体管包括pmos管；下拉晶体管包括nmos管。

6、相应地，本公开实施例还提供一种字线驱动器，包括：pmos区，包括多个沿第一方向延伸的第一有源区，第一有源区包括第一沟道区以及分别位于第一沟道区相对两侧的第一源区和第一漏区；nmos区，与pmos区沿第二方向排布，包括多个沿第一方向延伸的第二有源区，第二有源区包括第二沟道区以及分别位于第二沟道区相对两侧的第二源区和第二漏区，第二有源区还包括第三沟道区以及分别位于第三沟道区相对两侧的第三源区和第三漏区；第一栅极，每一第一栅极沿第二方向延伸并覆盖多个第一沟道区以及多个第二沟道区，第一栅极与主字线电连接，第一栅极、第一源区以及第一漏区构成上拉晶体管，第一栅极、第二源区以及第二漏区构成下拉晶体管，下拉晶体管包括第一晶体管和第二晶体管；多个第二栅极，每一第二栅极覆盖相应的一第三沟道区，第二栅极、第三源区以及第三漏区构成保持晶体管；其中，一上拉晶体管的第一漏区与一下拉晶体管的第一漏区电连接，并与相应的子字线电连接；同一第一晶体管的第三漏区与第三源区，分别电连接共用同一第一栅极的两个下拉晶体管的第二漏区；同一第二晶体管的第三漏区与第三源区，分别电连接对应不同第一栅极的两个下拉晶体管的第二漏区。

7、在一些实施例中，nmos区包括：第一nmos区和第二nmos区，分别位于pmos区相对两侧；其中，第一晶体管位于第一nmos区；第二晶体管位于第二nmos区；部分数量的下拉晶体管位于第一nmos区，其余部分数量的下拉晶体管位于第二nmos区。

8、在一些实施例中，每一第一栅极包括：至少两个在沿第一方向上间隔排布的延伸部，沿第二方向延伸并覆盖多个第一沟道区以及多个第二沟道区；连接部，连接在沿第一方向上相邻排布的延伸部。

9、在一些实施例中，连接部覆盖相邻的第一有源区之间的区域，且还覆盖第一有源区与第二有源区之间的区域。

10、在一些实施例中，在沿第一方向上，第一nmos区的相邻延伸部之间的距离大于部分pmos区的相邻延伸部之间的距离，第一晶体管对应的第二栅极位于相邻延伸部之间。

11、在一些实施例中，第一晶体管的第三漏区与位于第一nmos区的一下拉晶体管的第二漏区共用；第一晶体管的第三源区与位于第一nmos区的另一下拉晶体管的第二漏区共用。

12、在一些实施例中，在沿第一方向上，第二nmos区的相邻延伸部之间的距离小于部分pmos区的相邻延伸部之间的距离，第二晶体管对应的第二栅极位于两个延伸部所围成区域的外侧。

13、在一些实施例中，第二晶体管的第三漏区与位于第二nmos区的一下拉晶体管的第二漏区共用；第二晶体管的第三源区与位于第二nmos区的另一下拉晶体管的第二漏区共用。

14、在一些实施例中，pmos区包括：沿第二方向排布的第一pmos区以及第二pmos区，第二pmos区位于第一pmos区与第一nmos区之间；同一第一栅极的两个延伸部覆盖第一pmos区的同一第一有源区，且两个延伸部还分别覆盖第二pmos区的沿第一方向排布的两个第一有源区；其中，在沿第一方向上，第一pmos区的相邻延伸部之间的距离小于第二pmos区的相邻延伸部之间的距离。

15、在一些实施例中，第一pmos区对应的上拉晶体管共用第一源区，且共用的第一源区接收第一驱动信号。

16、在一些实施例中，每一第一栅极覆盖4×n个第一沟道区以及4×n个第二沟道区，每一第一栅极构成的上拉晶体管与下拉晶体管与2×n个保持晶体管电连接；其中，n为大于等于1的正整数。

17、在一些实施例中，多个第一有源区包括：靠近nmos区设置的至少两个第一有源区，两个第一有源区沿第一方向间隔排布且具有间隔区，其中，第二栅极与间隔区在沿第二方向上正对设置。

18、相应地，本公开实施例还提供一种存储装置，包括：存储单元阵列，包括连接到多条子字线和多条位线的多个存储单元；上述任一项提供的字线驱动电路；或者，上述任一项提供的字线驱动器。

19、在一些实施例中，还包括：信号产生电路，被配置为，输出第一驱动信号，并输出第二驱动信号，且第二驱动信号的上升沿时刻相较于第一驱动信号的下降沿时刻具有预设时长延时。

20、在一些实施例中，信号产生电路包括：解码器，被配置为，输出第一驱动信号；pmos开关管，栅极接收第一驱动信号，一端接收原始驱动信号，另一端连接反相器，反相器输出第二驱动信号，其中，原始驱动信号的变化沿时刻与第一驱动信号的变化沿时刻一致。

21、本公开实施例提供的技术方案具有以下优点：

22、本公开实施例提供的字线驱动电路的技术方案中，包括至少两个子字线驱动器，每一子字线驱动器与一主字线以及一子字线连接，使得子字线驱动器可以基于主字线接收到的使能信号驱动子字线。子字线驱动器包括保持晶体管，且保持晶体管的第一端以及第二端分别连接不同的子字线，即两条子字线共用同一保持晶体管，如此，可以实现在驱动与保持晶体管一端相连的一个子字线的同时，使得与保持晶体管的另一端相连的另一子字线为未被选择的状态。且设置第一晶体管控制同一主字线对应的两条子字线，第二晶体管控制两条不同主字线分别对应的两条子字线，即可以灵活设置保持晶体管与不同子字线的连接，实现在保持字线驱动电路的性能不变的情况下，减小字线驱动电路所占用的面积，从而可以减小字线驱动电路的版图面积。