存储器器件和ZQ校准方法与流程

本公开涉及半导体电路设计领域，特别涉及一种存储器器件和zq校准方法。

背景技术：

1、zq校准是动态随机存取存储器(dynamic random access memory，dram)中非常重要的一项功能，具体关系到输出端口的输出阻抗是否准确，输入端口的终结电阻是否准确，这些参数的偏移会导致信号在传输过程中由于阻抗不匹配引起严重的失真，且信号频率越高，失真对信号造成的影响越大。

2、在jedec的封装定义中已经规定了lpddr5需要的zq校准电阻的个数，比如：对于dis315类芯片中具备一个zq校准电阻，对于pop496类芯片中具备两个zq校准电阻，由此可见，lpddr5中zq校准电阻的数量明显少于lpddr4中zq校准电阻的数量。

3、随着对lpddr容量的需求越来越高，导致在lpddr的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的zq校准，尤其lpddr5的封装，zq校准电阻的数量比lpddr4中zq校准电阻的数量明显减少，需要更多的芯片共享一个zq，如何实现多芯片共享zq校准电阻进行zq校准，是当下亟待解决的技术问题。

技术实现思路

1、本公开实施例提供一种存储器器件和zq校准方法，通过设计一种新的控制电路，以实现多芯片共享zq校准电阻。

2、本公开实施例提供了一种存储器器件，包括：主芯片和多个从芯片，主芯片和从芯片共同连接至同一校准电阻；主芯片和从芯片设置有第一传输端和第二传输端，且主芯片和从芯片的第一传输端之间相互连接，第二传输端之间相互连接；第一传输端用于传输zq标志信号，第二传输端用于传输地址信号；主芯片中设置有第一信号接收器和地址发送器，从芯片中设置有第二信号接收器；第一信号接收器用于通过zq信号端接收存储器提供的zq校准命令，主芯片基于zq校准命令开始校准，主芯片完成校准后通过第一传输端发送zq标志信号，zq标志信号表征当前芯片已利用校准电阻进行校准；地址发送器通过第二传输端发送地址信号，地址信号表征待进行zq校准的从芯片的地址；第二信号接收器用于匹配地址信号，并通过第一传输端接收zq标志信号，匹配地址信号的从芯片基于zq标志信号开始校准，当前从芯片完成校准后通过第一传输端发送zq标志信号；地址发送器通过第二传输端继续发送下一地址信号，直至完成所有从芯片的校准。

3、本公开实施例提供的存储器器件中，主芯片和所有从芯片的第一传输端共同连接同一总线，主芯片和所有从芯片的第二传输端共同连接同一总线，即主芯片和所有从芯片之间通过两根总线，形成一个广播回路，在执行zq校准的过程中，主芯片先进行zq校准，主芯片做完zq校准后，广播一个从芯片的地址，地址匹配的从芯片响应广播的地址，基于zq标志信号进行zq校准，从芯片做完zq校准后，释放zq标志信号，主芯片继续广播另一个从芯片的地址，直至所有从芯片完成zq校准。所有芯片都连接到两根总线上，简化了存储器器件封装基板的设计。

4、另外，地址发送器包括：地址存储单元，用于存储所有从芯片的地址信号；地址发送单元，连接地址存储单元，被配置为，依次发送从芯片的地址信号。

5、另外，地址发送器还包括：地址排序单元，连接地址存储单元和地址发送单元，被配置为，对所有地址信号进行排序；地址发送单元依次发送排序后的地址信号。

6、另外，地址发送器响应于zq标志信号依次发送从芯片的地址信号，由于zq标志表征芯片已完成zq校准，根据zq标志信号发送地址信号以启动下一从芯片的zq校准，以避免校准时序错乱。

7、另外，当最后一个从芯片完成zq校准释放zq标志信号后，主芯片还用于发送标志信号，标志信号用于表明所有芯片已完成zq校准。

8、另外，第一信号接收器，包括：第一与门，一输入端用于接收zq校准命令，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二与门，一输入端用于接收时钟信号或上电信号，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器，第一输入端连接第一与门的输出端，第二输入端连接第二与门的输入端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示主芯片进行校准；其中，第一输入选择器被配置为，基于命令指示信号，将第一输入端连接至第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端；第二信号接收器，包括：判断单元，用于接收第二传输端传输的地址信号，并获取所属从芯片的地址信号，若第二传输端传输的地址信号与所属从芯片的地址信号相同，则发送第一指示信号；第三与门，一输入端用于接收zq标志信号，另一输入端用于接收第一指示信号，输出端用于输出第二内部校准信号，第二内部校准信号用于指示从芯片进行校准。

9、另外，主芯片还包括第二信号接收器，从芯片还包括第一信号接收器；主芯片和从芯片，还包括：第二输入选择器，第三输入端连接第一输出端，第四输入端连接第三与门的输出端，第二选择端用于接收第二指示信号或第三指示信号，第二指示信号用于表征当前芯片为主芯片，第三指示信号用于表征当前芯片为从芯片，第二输出端用于输出第一内部校准命令和第二内部校准命令；其中，第二输入选择器被配置为，基于第二指示信号，将第三输入端连接至第二输出端，或基于第三指示信号，将第四输入端连接至第二输出端。

10、另外，主芯片和从芯片被封装在同一存储器器件中。

11、另外，主芯片和部分从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的第一传输端之间的连接以及第二传输端之间的连接，通过存储器器件之间的有线或无线互联设置。

12、另外，从芯片的数量与地址信号所包含的二进制数据的数量相同，以最大程度的设置从芯片，增加共用同一校准电阻的芯片数量。

13、本公开实施例还提供了一种zq校准方法，应用于上述实施例提供的存储器器件，包括：在命令模式下，获取存储器器件外部施加的zq校准命令，或在后台模式下，获取存储器器件外部施加的时钟信号或上电信号；响应于zq校准命令、时钟信号或上电信号，对主芯片执行第一校准操作；在第一校准操作完成后，发送zq标志信号和地址信号，同时对主芯片执行第二校准操作；符合地址信号的从芯片响应于zq标志信号，执行第一校准操作；在从芯片的第一校准操作完成后，发送zq标志信号，同时对从芯片执行第二校准操作；主芯片重新发送地址信号，满足地址信号的从芯片响应于zq标志信号执行第一校准操作，直至所有从芯片完成第一校准操作；对最后完成第一校准操作的从芯片完成第二校准操作；以实现多芯片共享zq校准电阻。

14、另外，主芯片响应于zq标志信号发送地址信号。

15、另外，主芯片基于所有地址信号的排序，依次发送排序后的地址信号。

16、另外，主芯片重新发送地址信号，还包括：当主芯片完成所有地址信号的发送后，主芯片发送标志信号，标志信号用于表征所有芯片已完成zq校准。

技术特征：

1.一种存储器器件，其特征在于，包括：

2.根据权利要求1所述的存储器器件，其特征在于，所述地址发送器包括：

3.根据权利要求2所述的存储器器件，其特征在于，所述地址发送器还包括：

4.根据权利要求1～3任一项所述的存储器器件，其特征在于，所述地址发送器响应于所述zq标志信号依次发送所述从芯片的地址信号。

5.根据权利要求1～3任一项所述的存储器器件，其特征在于，当最后一个从芯片完成zq校准释放所述zq标志信号后，所述主芯片还用于发送标志信号，所述标志信号用于表明所有芯片已完成zq校准。

6.根据权利要求1所述的存储器器件，其特征在于，包括：

7.根据权利要求6所述的存储器器件，其特征在于，包括：

8.根据权利要求1所述的存储器器件，其特征在于，所述主芯片和所述从芯片被封装在同一存储器器件中。

9.根据权利要求1所述的存储器器件，其特征在于，所述主芯片和部分所述从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的所述第一传输端之间的连接以及所述第二传输端之间的连接，通过存储器器件之间的有线或无线互联设置。

10.根据权利要求1所述的存储器器件，其特征在于，所述从芯片的数量与所述地址信号所包含的二进制数据的数量相同。

11.一种zq校准方法，应用于权利要求1～10任一项所述的存储器器件，其特征在于，包括：

12.根据权利要求11所述的zq校准方法，其特征在于，所述主芯片响应于所述zq标志信号发送所述地址信号。

13.根据权利要求11所述的zq校准方法，其特征在于，所述主芯片基于所有所述地址信号的排序，依次发送排序后的所述地址信号。

14.根据权利要求11所述的zq校准方法，其特征在于，所述主芯片重新发送地址信号，还包括：当所述主芯片完成所有所述地址信号的发送后，所述主芯片发送标志信号，所述标志信号用于表征所有芯片已完成zq校准。

技术总结本公开实施例涉及半导体电路设计领域，特别涉及一种存储器器件和ZQ校准方法，存储器器件包括：主芯片和多个从芯片，设置有第一传输端和第二传输端，且第一传输端相互连接，第二传输端相互连接；主芯片中设置有第一信号接收器和地址发送器，从芯片中设置有第二信号接收器；第一信号接收器用于接收ZQ校准命令，主芯片基于ZQ校准命令开始校准，主芯片完成校准后发送ZQ标志信号；地址发送器发送地址信号；第二信号接收器用于匹配地址信号，并接收ZQ标志信号，匹配地址信号的从芯片基于ZQ标志信号开始校准，当前从芯片完成校准后发送ZQ标志信号；地址发送器发送下一地址信号。本公开实施例通过设计一种新的控制电路，以实现多芯片共享ZQ校准电阻。技术研发人员：田凯受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/15