一种存储电路、存储器及其访问方法、电子设备与流程

本公开实施例涉及但不限于半导体的器件设计，尤指一种存储电路、存储器及其访问方法、电子设备。

背景技术：

1、随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的存储单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。

技术实现思路

1、以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

2、本技术提供了一种存储电路、存储器及其访问方法、电子设备。

3、本技术提供了一种存储电路，包括：读晶体管和写晶体管，其中，

4、所述读晶体管包括：第一源电极、第一漏电极、第一栅电极、第二栅电极；所述第一源电极连接读位线，所述第一漏电极连接参考信号线，所述第一栅电极连接读字线；

5、所述写晶体管包括：第三栅电极、第一电极、第二电极，其中，所述第一电极连接所述第二栅电极，所述第二电极连接写位线，所述第三栅电极连接写字线。

6、在一些实施例中，所述读位线和所述写位线电连接到同一信号端。

7、在一些实施例中，所述写晶体管还包括：第四栅电极，所述第四栅电极设置为调节所述写晶体管的开启阈值电压。

8、在一些实施例中，所述读晶体管为n型晶体管，所述参考信号线配置为提供高电平信号，在读取数据之前，所述读位线上的电压低于所述参考信号线提供的电压；或

9、所述读晶体管为p型晶体管，所述参考信号线配置为提供低电平信号，在读取数据之前，所述读位线上的电压高于所述参考信号线提供的电压。

10、本公开实施例提供一种存储器，包括：至少一个存储阵列，所述存储阵列包括阵列分布的多个存储单元，所述存储单元包括读晶体管和写晶体管，所述读晶体管包括第一源电极、第一漏电极、第一栅电极、第二栅电极；所述写晶体管包括：第三栅电极、第一电极、第二电极，其中，所述第一漏电极连接参考信号线，所述第一电极连接所述第二栅电极。

11、在一些实施例中，同一列的所述存储单元的所述第一源电极连接同一条读位线，同一列的所述存储单元的第二电极连接同一条写位线，同一行的所述存储单元的所述第一栅电极连接同一条读字线；同一行的所述存储单元的所述第三栅电极连接同一条写字线。

12、在一些实施例中，所述存储单元的所述读位线与所述写位线电连接；

13、所述存储单元的所述读位线与所述写位线共用同一条位线。

14、在一些实施例中，所述存储器还包括多个感测放大器，所述感测放大器包括第一端和第二端，同一所述感测放大器的所述第一端和所述第二端分别连接到不同的所述位线，且同一感测放大器连接的两条所述位线属于相邻的两个存储阵列，所述感测放大器被配置为对所述第一端和所述第二端之间的差分输入信号进行放大。

15、在一些实施例中，第i个存储阵列分别与第i-1个存储阵列和第i+1个存储阵列相邻，第i个存储阵列包括的相邻的两条位线中，其中一条位线与第i+1个存储阵列的一条位线分别连接到同一所述感测放大器的第一端和第二端，另一条位线与第i-1个存储阵列的一条位线分别连接到另一所述感测放大器的第一端和第二端，所述i大于1。

16、在一些实施例中，所述感测放大器包括：差分放大子电路、第一预充电子电路和第二预充电子电路，其中：

17、所述差分放大子电路与第一控制端、第二控制端、所述第一端、所述第二端连接，被配置为，在所述第一控制端、第二控制端的控制下，检测所述第一端和所述第二端之间的差分输入进行放大后通过所述第一端和所述第二端输出；

18、所述第一预充电子电路与所述第一端、所述第二端、第三控制端、第四控制端、第一电压端连接，被配置为，在所述第三控制端的控制下，将所述第一电压端的电压加载到所述第一端，以及，在所述第四控制端的控制下，将所述第一电压端的电压加载到所述第二端；

19、所述第二预充电子电路与所述第一端、所述第二端、第五控制端、第六控制端、第二电压端连接，被配置为，在所述第五控制端的控制下，将所述第二电压端的电压加载到所述第一端，以及，在所述第六控制端的控制下，将所述第二电压端的电压加载到所述第二端，其中，所述第一电压端的电压和第二电压端的电压不同，且所述第一电压端的电压和第二电压端的电压均小于参考信号线的电压。

20、在一些实施例中，所述差分放大子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管，所述第一晶体管的控制极、所述第三晶体管的控制极与所述第一端连接，所述第一晶体管的第一极、所述第二晶体管的第一极与第一控制端连接，所述第一晶体管的第二极与所述第三晶体管的第一极连接，且与所述第二端连接，所述第三晶体管的第二极、所述第四晶体管的第二极与第二控制端连接，所述第二晶体管的第二极与所述第四晶体管的第一极连接，且与所述第一端连接，所述第二晶体管的控制极、所述第四晶体管的控制极与所述第二端连接。

21、在一些实施例中，所述第一预充电子电路包括第五晶体管、第六晶体管，所述第五晶体管的控制极与所述第三控制端连接，所述第五晶体管的第一极与所述第一端连接，所述第五晶体管的第二极与所述第一电压端连接，所述第六晶体管的第一极与所述第一电压端连接，所述第六晶体管的第二极与所述第二端连接，所述第六晶体管的控制极与所述第四控制端连接；

22、所述第二预充电子电路包括第七晶体管、第八晶体管，所述第七晶体管的控制极与所述第五控制端连接，所述第七晶体管的第一极与所述第一端连接，所述第七晶体管的第二极与所述第二电压端连接，所述第八晶体管的第一极与所述第二电压端连接，所述第八晶体管的第二极与所述第二端连接，所述第八晶体管的控制极与所述第六控制端连接。

23、在一些实施例中，所述读晶体管为n型晶体管，所述参考信号线配置为提供高电平信号，所述读位线上的电压低于所述参考信号线提供的电压；或

24、所述读晶体管为p型晶体管，所述参考信号线配置为提供低电平信号，所述读位线上的电压高于所述参考信号线提供的电压。

25、在一些实施例中，所述存储器还包括多个感测放大器，所述感测放大器与所述读位线连接；

26、所述存储器还包括存储节点；

27、其中，数据放大阶段，所述读位线的信号的极性与所述存储节点的信号的极性相同。

28、本公开实施例提供一种上述任一所述的存储器的访问方法，所述存储器还包括存储节点，所述访问方法包括：

29、写操作阶段，通过所述写字线向所述写晶体管的第三栅电极输入第一导通电压，开启所述写晶体管，将加载到所述写位线的数据存储到所述存储节点；

30、读操作阶段，通过所述写字线向所述写晶体管的第三栅电极输入第一关断电压，关断所述写晶体管；以及，通过所述读字线向所述第一栅电极加载第一控制电压，在所述第一控制电压控制下根据所述存储节点存储的数据不同导通或关断所述读晶体管，根据所述读位线的信号变化确定读取的数据。

31、在一些实施例中，所述存储节点存储的数据为1时，开启所述读晶体管；所述存储节点存储的数据为0时，关断所述读晶体管；

32、所述访问方法还包括：所述读晶体管为n型晶体管，在电荷共享阶段，所述读位线的电压升高；或者

33、所述读晶体管为p型晶体管，在电荷共享阶段，所述读位线的电压降低。

34、在一些实施例中，所述存储器包括感测放大器，在所述读操作阶段之前还包括第一预充电阶段和第二预充电阶段，其中：

35、在第一预充电阶段，加载第一电压至所述读位线和所述感测放大器的基准端，所述第一电压为所述感测放大器预设的基准电压；

36、在第二预充电阶段，加载第二电压至所述读位线，保持所述基准端的电压不变，且所述第二电压小于所述第一电压，所述第一电压小于所述参考信号线上施加的电压。

37、在一些实施例中，其中，数据放大阶段，所述读位线的信号的极性与所述存储节点的信号的极性相同。

38、本公开实施例提供一种电子设备，包括上述任一实施例所述的存储电路，或者，任一实施例所述的存储器。

39、本技术包括一种存储电路、存储器及其访问方法、电子设备，所述存储电路，包括：读晶体管和写晶体管，其中，所述读晶体管包括：第一源电极、第一漏电极、第一栅电极、第二栅电极；所述第一源电极连接读位线，所述第一漏电极连接参考信号线，所述第一栅电极连接读字线；所述写晶体管包括：第三栅电极、第一电极、第二电极，其中，所述第一电极连接所述第二栅电极，所述第二电极连接写位线，所述第三栅电极连接写字线。本实施例提供的方案，读晶体管的栅源之间的电压与参考信号线提供的电压无关，从而不受提供参考信号线上的ir压降影响，且由该存储电路形成存储阵列时，可以由同一个参考信号线为多个存储电路提供参考电压，从而可以减少参考信号线的数量，有利于形成面积更小的存储阵列。

40、本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。本技术的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

41、在阅读并理解了附图和详细描述后，可以明白其他方面。