一种占空比校正方法及电路、存储装置与流程

本公开涉及半导体，尤其涉及一种占空比校正方法及电路、存储装置。

背景技术：

1、在动态随机存储器中，占空比达到50％能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。然而实际工作中时钟电路占空比往往会偏离50％，占空比校正电路就是为这一问题设计的一类电路。

2、然而，目前的占空比校正电路仍然存在调整范围过小且占空比的调整步长单一的问题。

技术实现思路

1、有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种占空比校正方法及电路、存储装置。

2、为达到上述目的，本公开实施例的技术方案是这样实现的：

3、第一方面，本公开实施例提供一种占空比校正电路，包括：至少一个占空比校正子电路；其中，

4、每个占空比校正子电路包括步长控制电路和占空比调节电路；

5、所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；

6、所述占空比调节电路被配置为基于所述调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。

7、在一种可选的实施方式中，所述占空比调节电路包括调节单元和第二反相器单元；

8、所述调节单元的输出端与所述第二反相器单元的输入端连接；所述第二反相器单元的输出端与所述调节单元的输入端连接。

9、在一种可选的实施方式中，每级占空比校正子电路还包括第一节点和第二节点；

10、所述步长控制电路包括并联的多态反相器单元和第一反相器单元；

11、所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；

12、所述第二反相器单元的输入端与所述第二节点连接。

13、在一种可选的实施方式中，所述第一节点用于接收输入时钟信号，所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。

14、在一种可选的实施方式中，所述多态反相器单元包括上拉控制单元和下拉控制单元；

15、所述上拉控制单元包括第一nmos管和第一并联pmos管，所述第一并联pmos管包括多个并联的pmos管；

16、所述下拉控制单元包括第一pmos管和第一并联nmos管，所述第一并联nmos管包括多个并联的nmos管。

17、在一种可选的实施方式中，所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；

18、所述步长控制电路具体被配置为基于所述第一上拉码来控制所述第一并联pmos管中各个pmos管的开或关，以及基于所述第一下拉码来控制所述第一并联nmos管中各个nmos管的开或关，以实现占空比的调节步长的控制。

19、在一种可选的实施方式中，所述调节单元包括上拉调节单元和下拉调节单元；

20、所述上拉调节单元包括第二nmos管和第二并联pmos管，所述第二并联pmos管包括多个并联的pmos管；

21、所述下拉调节单元包括第二pmos管和第二并联nmos管，所述第二并联nmos管包括多个并联的nmos管。

22、在一种可选的实施方式中，所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；

23、所述占空比调节电路具体被配置为基于所述第二上拉码来控制所述第二并联pmos管中各个pmos管的开或关，以及基于所述第二下拉码来控制所述第二并联nmos管中各个nmos管的开或关，以实现输入时钟信号的占空比的增大或减小。

24、在一种可选的实施方式中，还包括：

25、占空比检测单元，被配置为检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比信息，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；

26、校正码发生单元，被配置为基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的占空比信息产生后级占空比校正子电路的占空比校正码。

27、在一种可选的实施方式中，所述校正码发生单元还被配置为基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。

28、在一种可选的实施方式中，所述步长控制电路具体被配置为基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。

29、第二方面，本公开实施例提供一种占空比校正方法，占空比校正电路包括至少一个占空比校正子电路；其中，每个占空比校正子电路包括步长控制电路和占空比调节电路；所述方法包括：

30、利用步长控制电路基于占空比校正码来控制占空比的调节步长；

31、利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。

32、在一种可选的实施方式中，所述方法还包括：

33、利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，并将所述校正后的时钟信号反馈至所述占空比调节电路中的调节单元。

34、在一种可选的实施方式中，每级占空比校正子电路还包括第一节点和第二节点；所述第一节点用于接收输入时钟信号；所述步长控制电路包括并联的多态反相器单元和第一反相器单元；所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；所述第二反相器单元的输入端与所述第二节点连接；

35、所述利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，包括：

36、所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。

37、在一种可选的实施方式中，所述多态反相器单元包括上拉控制单元和下拉控制单元；所述上拉控制单元包括第一nmos管和第一并联pmos管，所述第一并联pmos管包括多个并联的pmos管；所述下拉控制单元包括第一pmos管和第一并联nmos管，所述第一并联nmos管包括多个并联的nmos管；所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；

38、所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：

39、利用所述步长控制电路基于所述第一上拉码控制所述第一并联pmos管中各个pmos管的开或关，以及基于所述第一下拉码控制所述第一并联nmos管中各个nmos管的开或关，以实现占空比的调节步长的控制。

40、在一种可选的实施方式中，所述调节单元包括上拉调节单元和下拉调节单元；所述上拉调节单元包括第二nmos管和第二并联pmos管，所述第二并联pmos管包括多个并联的pmos管；所述下拉调节单元包括第二pmos管和第二并联nmos管，所述第二并联nmos管包括多个并联的nmos管；所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；

41、所述利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，包括：

42、利用所述占空比调节电路基于所述第二上拉码控制所述第二并联pmos管中各个pmos管的开或关，以及基于所述第二下拉码控制所述第二并联nmos管中各个nmos管的开或关，以实现输入时钟信号的占空比的增大或减小。

43、在一种可选的实施方式中，所述方法还包括：

44、利用占空比检测单元检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；

45、利用校正码发生单元基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的时钟信号的占空比信息产生后级占空比校正子电路的占空比校正码。

46、在一种可选的实施方式中，所述方法还包括：

47、利用所述校正码发生单元基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。

48、在一种可选的实施方式中，所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：

49、利用所述步长控制电路基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。

50、第三方面，本公开实施例提供一种半导体存储器，其特征在于，包括如第一方面任一项所述的占空比校正电路。

51、本公开实施例提供了一种占空比校正电路，该占空比校正电路包括至少一个占空比校正子电路，而每个占空比校正子电路包括步长控制电路，该步长控制电路可以基于占空比校正码来控制占空比的调节步长。本公开实施例提供的占空比校正电路可以根据时钟频率和占空比情况而适应性的调整占空比的调节步长，从而提高占空比校正的调整范围和效率。