多模式存储器驱动电路和多协议接口兼容型PHY芯片的制作方法

本发明涉及存储器，尤其涉及一种多模式存储器驱动电路和多协议接口兼容型phy芯片。

背景技术：

1、随着大数据、云计算和人工智能技术走向规模应用，不断加速并推动存储器接口协议如ddr(double data rate，双倍数据速率)存储器/协议以及lpddr(low power doubledata rate，低功耗双倍数据率)存储器/协议等向高速低功耗的方向发展，因此存储器接口协议规范每两到三年会进行一次升级迭代。例如dram(dynamic random-access memory，动态随机存取存储器)颗粒目前商用市场上存在多种不同协议如ddr3/ddr4/ddr5，lpddr3/4/5/5x等，且每代接口规范不断发生变化，导致每代odt(on-die-term，片内终结器)模式、接口电压与传输速度不尽相同。然而，现有存储器驱动电路大部分仅支持一到两种特定的存储器接口协议，使得soc(system on chip，系统级芯片)主控芯片同时适配不同接口协议的存储器的难度不断变大，带来的生产成本显著提高。

技术实现思路

1、本发明提供一种多模式存储器驱动电路和多协议接口兼容型phy芯片，用以解决现有技术中soc主控芯片难以同时适配不同接口协议的存储器的缺陷。

2、本发明提供一种多模式存储器驱动电路，包括：

3、高速电平转换器阵列、高速多模式选择器、上拉驱动阵列，以及下拉驱动阵列；

4、其中，所述高速电平转换器阵列用于基于初始电压域的输入信号、第一保护电压和第二保护电压，输出处于第一电压域的第一输出信号和处于第二电压域的第二输出信号；所述第一电压域表示所述第一保护电压至预设电源电压的电压范围，所述第二电压域表示预设地电压至所述第二保护电压的电压范围；

5、所述高速多模式选择器用于基于模式控制信号输出相应的第一数据信号和第二数据信号，将所述第一数据信号和所述处于第一电压域的第一输出信号传递至所述上拉驱动阵列，并将所述第二数据信号和所述处于第二电压域的第二输出信号传递至所述下拉驱动阵列，所述预设电源电压、所述预设地电压和所述模式控制信号是基于当前接口协议确定的；

6、所述上拉驱动阵列和所述下拉驱动阵列的输出端相连，用于输出驱动信号。

7、根据本发明提供的一种多模式存储器驱动电路，所述第一数据信号用于控制所述上拉驱动阵列的开闭，且当上拉驱动阵列开启时，用于控制所述上拉驱动阵列中开启的上拉驱动单元的数量；所述上拉驱动阵列中开启的上拉驱动单元的数量是基于所述模式控制信号指示的接口协议确定的；

8、所述第二数据信号用于控制所述下拉驱动阵列的开闭，且当下拉驱动阵列开启时，用于控制所述下拉驱动阵列中开启的下拉驱动单元的数量；所述下拉驱动阵列中开启的下拉驱动单元的数量是基于所述模式控制信号指示的接口协议确定的；

9、所述模式控制信号用于指示低功耗模式、不同接口协议对应的odt模式或者不同接口协议对应的驱动模式。

10、根据本发明提供的一种多模式存储器驱动电路，所述高速多模式选择器具体用于：

11、当所述模式控制信号指示低功耗模式时，输出第一数据信号和第二数据信号，以基于所述第一数据信号关闭所述上拉驱动阵列，并基于所述第二数据信号关闭所述下拉驱动阵列；

12、当所述模式控制信号指示任一接口协议对应的odt模式时，基于所述任一接口协议输出第一数据信号和第二数据信号，以控制所述上拉驱动阵列和所述下拉驱动阵列，并基于所述任一接口协议确定odt端的连接方式；

13、当所述模式控制信号指示任一接口协议对应的驱动模式时，输出第一数据信号和第二数据信号，以基于所述第一数据信号开启所述上拉驱动阵列，并基于所述第二数据信号开启所述下拉驱动阵列；其中，所述上拉驱动阵列中开启的上拉驱动单元数量和/或所述下拉驱动阵列中开启的下拉驱动单元数量是基于所述任一接口协议确定的。

14、根据本发明提供的一种多模式存储器驱动电路，所述高速电平转换器阵列包括预设数量的高速电平转换器，每个高速电平转换器包括结构相同的第一电平转换单元和第二电平转换单元；其中，所述第一电平转换单元用于基于初始电压域的输入信号和第一保护电压，输出处于第一电压域的第一输出信号；所述第二电平转换单元用于基于初始电压域的输入信号和第二保护电压，输出处于第二电压域的第二输出信号。

15、根据本发明提供的一种多模式存储器驱动电路，所述第一电平转换单元或所述第二电平转换单元包括：

16、输入电压域反相器，交流耦合电容，输出电压域锁存器以及可控制直流电平通路；

17、其中，所述输入信号与所述输入电压域反相器连接；所述输入电压域反相器的输出端与所述交流耦合电容的输入端以及所述可控制直流电平通路的输入端连接；所述交流耦合电容的输出端与所述可控制直流电平通路的输出端均与所述输出电压域锁存器的输入端连接；所述输出电压域锁存器由两个输入输出互相短接的输出电压域反相器组成；所述第一电平转换单元的输出电压域反相器与所述第一保护电压和所述预设电源电压连接，所述第二电平转换单元的输出电压域反相器与所述预设地电压和所述第二保护电压连接。

18、根据本发明提供的一种多模式存储器驱动电路，所述上拉驱动阵列包括预设数量的上拉驱动单元，所述下拉驱动阵列包括预设数量的下拉驱动单元；

19、所述上拉驱动单元由第一晶体管、第二晶体管以及上拉电阻串联组成；所述下拉驱动单元由第三晶体管、第四晶体管以及下拉电阻串联组成；

20、所述第一晶体管的源极连接所述预设电源电压，所述第一晶体管的漏极与所述第二晶体管的源极相连，所述第二晶体管的漏极与所述上拉电阻相连，所述上拉电阻的另一端为所述上拉驱动单元的输出端；所述第一晶体管的控制端与所述第一数据信号连接，所述第二晶体管的控制端与所述第一保护电压连接；

21、所述第三晶体管的源极连接所述预设地电压，所述第三晶体管的漏极与所述第四晶体管的源极相连，所述第四晶体管的漏极与所述下拉电阻相连；所述下拉电阻的另一端为所述下拉驱动单元的输出端；所述第三晶体管的控制端与所述第二数据信号连接，所述第四晶体管的控制端与所述第二保护电压连接。

22、根据本发明提供的一种多模式存储器驱动电路，所述第一晶体管和所述第三晶体管均为阵列型尺寸可调晶体管；所述第一晶体管和所述第三晶体管是第一导电类型的晶体管，所述第二晶体管和所述第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于所述第一导电类型。

23、根据本发明提供的一种多模式存储器驱动电路，所述第一保护电压与所述第二保护电压不同。

24、本发明还提供一种多协议接口兼容型phy芯片，包括如上述任一种多模式存储器驱动电路的集成电路。

25、根据本发明提供的一种多协议接口兼容型phy芯片，所述多协议接口兼容型phy芯片还包括对上拉驱动阵列与下拉驱动阵列进行阻抗校准的阻抗校准电路的集成电路。

26、本发明提供的多模式存储器驱动电路和多协议接口兼容型phy芯片，通过利用高速电平转换器阵列、高速多模式选择器、上拉驱动阵列和下拉驱动阵列组成多模式存储器驱动电路，利用高速电平转换器阵列基于初始电压域的输入信号、第一保护电压和第二保护电压，输出处于第一电压域的第一输出信号和处于第二电压域的第二输出信号，利用高速多模式选择器基于模式控制信号输出相应的第一数据信号和第二数据信号，并基于第一数据信号和处于第一电压域的第一输出信号控制上拉驱动阵列，基于第二数据信号和处于第二电压域的第二输出信号控制下拉驱动阵列，得到上拉驱动阵列和下拉驱动阵列的输出端共同组成的驱动电路输出端所输出的驱动信号，可以同时兼容ddr3/ddr4/ddr5，lpddr3/4/5/5x等不同存储器接口协议，同时满足多种存储器接口协议对存储器驱动电路的要求，显著降低了soc设计难度和成本。