一种分段式设计的ONFI延时调节装置的制作方法

本发明涉及存储设备，具体为一种分段式设计的onfi延时调节装置。

背景技术：

1、随着各种存储技术的发展，为了满足系统中带宽的需求，速率成倍数的增加；由于速率的提升，芯片工艺，封装设计与制造以及芯片运行过程中的温度电压变化等因素对时序的影响越来越明显，所以无论是在dram还是flash技术中，需要使用一种延时调节电路来调节不同数据bit以及时钟的相位，从而来弥补上述因素造成偏差。

2、目前，大多数dram以及flash技术中，主要采用如下两种方式实现延时调节电路：一种采用纯数字电路来实现延时电路，一般采用foundry提供的逻辑门单元来搭建基本的延时单元，再将多级延时单元进行级联，并配合以控制电路实现最终的延时调节电路，一般叫做延时线；另一种采用纯模拟电路来实现延时电路，一般采用纯模拟设计方法来设计延时单元，是基于晶体管级别的设计，而不是采用foundary提供的逻辑门单元来实现，通常这种模拟的延时电路外面有时候也需要一些数字电路配合进行校准操作。对于纯数字设计的延时电路，由于采用的逻辑门进行搭建，采用的是纯数字的实现方式，这种方式具备了数字电路的优点，即能够快速移植到不同工艺当中去，比较适合于中低速率的场景；对于纯模拟设计的延时电路，由于其采用的是纯模拟设计方法，是基于晶体管级别的设计，因此其设计精度非常高，能够达到ps（皮秒）级别，适合于高速率的场景。

3、但是还存在如下不足：由上述的陈述可知，在onfi系统中，如果延时调节电路需要覆盖从低频到高频的整个范围，按照协议要求，通常最少需要4ns以上的延时调节范围，同时可调精度需要达到ps的级别，为了同时满足高频的精度要求和低频的总延时要求，必须集成大量的延时单元，但是onfi系统集成大量的延时单元会带来延时单元面积和功耗的大幅增加。

技术实现思路

1、本发明的目的在于提供一种分段式设计的onfi延时调节装置，以解决上述背景技术中提出的问题。

2、为实现上述目的，本发明提供如下技术方案：

3、一种分段式设计的onfi延时调节装置，包括：

4、主延时线，所述主延时线包括依次级联的主延时线a、主延时线b和主延时线d，所述主延时线a连接数据传输的时钟信号，所述主延时线a、主延时线b和主延时线d，用于测量当前工作速率下，数据传输的时钟信号的一个周期所需要的延时；

5、写延时线，所述写延时线包括依次级联的延时值均不相同的写延时线a、写延时线b和写延时线c，所述写延时线c的输出并联有多组写延时线d，所述写延时线a连接数据传输的时钟信号，用于在一个时钟周期范围内，对写数据通路的所有的dq/dbi数据bit的延时进行调节，所述写延时线c和写延时线d均包括独立的延时线，用于调整各个写dq/dbi数据bit之间的延时差异；

6、读延时线，所述读延时线包括依次级联的延时值均不相同的读延时线a、读延时线b和读延时线c，所述读延时线c的输出并联有多组读延时线d，所述读延时线a连接数据传输的选择信号dqs，用于在一个时钟周期范围内，对读数据通路中所有的dq/dbi数据bit的延时进行调节， 所述写读延时线c和读延时线d均包括独立的延时线，用于调整各个写dq/dbi数据bit之间的延时差异。

7、进一步地，所述主延时线a、主延时线b、写延时线a、写延时线b、写延时线c、读延时线a、读延时线b和读延时线c均为数字延时线，所述数字延时线用于延时的粗调，所述主延时线d、写延时线d和读延时线d均为模拟延时线，所述模拟延时线用于延时的细调。

8、进一步地，所述主延时线a、主延时线b、写延时线a、写延时线b、写延时线c、读延时线a、读延时线b和读延时线c均采用多级延时单元进行串联， 所述延时单元采用多个数字逻辑门实现，所述数字逻辑门为2输入的与非门。

9、进一步地，所述主延时线a、写延时线a或读延时线a采用具有逻辑门的第一数字延时电路，所述主延时线b、写延时线b或读延时线b采用具有逻辑门的第二数字延时电路，所述第二数字延时电路逻辑门的延迟时间大于所述第一数字延时电路逻辑门的延迟时间，且第二数字延时电路还具有延时缓冲单元。

10、进一步地，所述主延时线b、写延时线b或读延时线b中的延时单元的延时时间至少大于所述主延时线a、写延时线a或读延时线a中的延时单元的延时时间的2倍。

11、进一步地，所述主延时线a、写延时线a、读延时线a、主延时线b、写延时线b、读延时线b、写延时线c或读延时线c中，通过调整所述延时线中的延时单元的数量，以实现所需延时的调节。

12、进一步地，所述数字延时线采用数字延时单元级联来实现，数字延时单元为数字逻辑门基本单元搭建，所述模拟延时线采用模拟延时电路，所述模拟延时电路为晶体管级别的延时调节电路。

13、与现有技术相比，本发明的有益效果是：

14、本发明电路采用分段式设计，实现一种既能满足低频总延时、又能满足高频高精度要求的延时电路，既实现了数字电路为主，提供大部分延时调节需求，又实现了模拟电路为辅，提供高精度微调能力，即所谓的粗调与细调功能；还可以满足多项指标要求，既具备数字电路易于移植特性，又具备模拟电路精调特性，在满足设计指标同时，大大减少了延时单元的数量，由此带来onfi系统面积和功耗的降低。

技术特征：

1.一种分段式设计的onfi延时调节装置，其特征在于，包括：

2.根据权利要求1所述的一种分段式设计的onfi延时调节装置，其特征在于，所述主延时线a、主延时线b、写延时线a、写延时线b、写延时线c、读延时线a、读延时线b和读延时线c均为数字延时线，所述数字延时线用于延时的粗调，所述主延时线d、写延时线d和读延时线d均为模拟延时线，所述模拟延时线用于延时的细调。

3.根据权利要求2所述的一种分段式设计的onfi延时调节装置，其特征在于，所述主延时线a、主延时线b、写延时线a、写延时线b、写延时线c、读延时线a、读延时线b和读延时线c均采用多级延时单元进行串联， 所述延时单元采用多个数字逻辑门实现，所述数字逻辑门为2输入的与非门。

4.根据权利要求3所述的一种分段式设计的onfi延时调节装置，其特征在于，所述主延时线a、写延时线a或读延时线a采用具有逻辑门的第一数字延时电路，所述主延时线b、写延时线b或读延时线b采用具有逻辑门的第二数字延时电路，所述第二数字延时电路逻辑门的延迟时间大于所述第一数字延时电路逻辑门的延迟时间，且第二数字延时电路还具有延时缓冲单元。

5.根据权利要求4所述的一种分段式设计的onfi延时调节装置，其特征在于，所述主延时线b、写延时线b或读延时线b中的延时单元的延时时间至少大于所述主延时线a、写延时线a或读延时线a中的延时单元的延时时间的2倍。

6.根据权利要求3所述的一种分段式设计的onfi延时调节装置，其特征在于，所述主延时线a、写延时线a、读延时线a、主延时线b、写延时线b、读延时线b、写延时线c或读延时线c中，通过调整所述延时线中的延时单元的数量，以实现所需延时的调节。

7.根据权利要求2所述的一种分段式设计的onfi延时调节装置，其特征在于，所述数字延时线采用数字延时单元级联来实现，数字延时单元为数字逻辑门基本单元搭建，所述模拟延时线采用模拟延时电路，所述模拟延时电路为晶体管级别的延时调节电路。

技术总结本发明提供一种分段式设计的ONFI延时调节装置，涉及存储设备技术领域，包括主延时线，所述主延时线包括依次级联的主延时线A、主延时线B和主延时线D，所述主延时线A连接数据传输的时钟信号，所述主延时线A、主延时线B和主延时线D，用于测量当前工作速率下，数据传输的时钟信号的一个周期所需要的延时；写延时线。本发明电路采用分段式设计，实现了一种既能满足低频总延时、又能满足高频高精度要求的延时电路，既实现了数字电路为主，提供大部分延时调节需求，又实现了模拟电路为辅，提供高精度微调，在满足设计指标同时，大大减少了延时单元的数量，由此带来ONFI系统的面积和功耗的降低。技术研发人员：刘小威,钟汝刚,王洪鹏受保护的技术使用者：博越微电子（江苏）有限公司技术研发日：技术公布日：2024/5/27