面向寄存器芯片的自检测方法和装置与流程

本技术涉及集成电路芯片设计和测试，具体而言，涉及一种面向寄存器芯片的自检测方法和装置。

背景技术：

1、现有技术中，寄存器芯片的测试通常利用自动测试设备ate（automatic testequipment）实现自动化的测试。随着芯片的可测试性设计（dft）技术的发展，业内出现了采用内置自检（bist）技术在寄存器芯片中内置自检测电路来实现芯片的故障自检测，这种自检测方式通过线性反馈移位寄存器来生成伪随机的测试序列，并将被测的寄存器芯片的扫描输出和期望输出进行比较以检测芯片是否存在故障。

2、然而，为了保证尽可能高的故障覆盖率，这种方式通常需要在寄存器芯片上存储足够多的测试序列以保证测试覆盖数量，占用了寄存器芯片的较大的片上存储空间，也带来了测试功耗显著增加和测试时间过长的问题。因此，亟需一种改进的技术方案来解决这些技术问题。

技术实现思路

1、有鉴于此，本技术提出一种面向寄存器芯片的自检测方法和装置，一方面可以显著降低测试数据对寄存器芯片的片上存储空间的占用率，另一方面，实现对寄存器芯片较好的故障覆盖率，且显著降低芯片自检测的测试功耗和测试时间；又一方面，减少了芯片内置自检测电路的复杂度，降低了芯片测试成本。

2、第一方面，本技术实施例提出一种面向寄存器芯片的自检测方法，包括：

3、在片上存储单元预先保存第一数量的基准测试子序列，所述第一数量的基准测试子序列由第二数量的基准测试序列拆分得到；

4、根据测试控制单元输出的第一使能信号，通过索引地址生成单元组在每个周期生成第三数量的索引地址，输出给与所述索引地址生成单元组相对应的多路输出单元组；

5、通过所述多路输出单元组根据所述第三数量的索引地址从所述片上存储单元预先保存的第一数量的基准测试子序列中读取第三数量的指定基准测试子序列，输出给测试序列生成单元；

6、通过所述测试序列生成单元根据所述测试控制单元输出的第二使能信号，对所述第三数量的指定基准测试子序列进行链接以生成链接测试序列，并对所述链接测试序列进行伪随机处理，生成伪随机测试序列，输入给寄存器芯片主体执行故障自检测。

7、在可选的实施方式中，还包括：将所述第二数量的基准测试序列中的每个基准测试序列分别按照预定的单位二进制位数拆分为第三数量的基准测试子序列，将每个基准测试序列拆分得到的第三数量的基准测试子序列的集合作为所述第一数量的基准测试子序列。

8、在可选的实施方式中，将每个基准测试序列拆分得到的第三数量的基准测试子序列中的最后一个基准测试子序列进行差额二进制位的尾部随机扩充，以使得所述最后一个基准测试子序列的二进制位数等于所述预定的单位二进制位数。

9、在可选的实施方式中，所述通过索引地址生成单元组在每个周期生成第三数量的索引地址，包括：

10、通过索引地址生成单元组中的每个索引地址生成单元分别按照对应的增量对预设的初始值进行加法和求模运算，以获得所述片上存储单元预先保存的第一数量的基准测试子序列的索引地址范围内的第三数量的索引地址。

11、在可选的实施方式中，所述通过索引地址生成单元组中的每个索引地址生成单元分别按照对应的增量对预设的初始值进行加法和求模运算，包括：

12、通过索引地址生成单元组中的每个索引地址生成单元分别按照相同的增量或者阶梯式的增量或者随机的增量对预设的初始值进行加法和求模运算。

13、在可选的实施方式中，所述通过所述多路输出单元组根据所述第三数量的索引地址从所述片上存储单元预先保存的第一数量的基准测试子序列中读取第三数量的指定基准测试子序列，包括：

14、通过所述多路输出单元组中的每个多路输出单元分别按照所述第三数量的索引地址中的相应索引地址，从所述片上存储单元预先保存的第一数量的基准测试子序列中读取相应索引地址指示的指定基准测试子序列，得到所述第三数量的指定基准测试子序列。

15、在可选的实施方式中，所述通过所述测试序列生成单元根据所述测试控制单元发出的第二使能信号，对所述第三数量的指定基准测试子序列进行链接以生成链接测试序列，包括：

16、对所述第三数量的指定基准测试子序列中的最后一个指定基准测试子序列进行与所述差额二进制位相对应的超额二进制位的尾部裁剪。

17、在可选的实施方式中，所述对所述链接测试序列进行伪随机处理，生成伪随机测试序列还包括：

18、按照预先设定的每个周期执行的自检测次数，对所述链接测试序列按照所述自检测次数进行相应次数的伪随机处理，以生成所述每个周期执行的自检测次数相对应的伪随机测试序列集合。

19、第二方面，本技术实施例还提出一种面向寄存器芯片的自检测装置，包括：

20、片上存储单元，用于预先保存第一数量的基准测试子序列，所述第一数量的基准测试子序列由第二数量的基准测试序列拆分得到；

21、索引地址生成单元组，用于根据测试控制单元输出的第一使能信号，在每个周期生成第三数量的索引地址，输出给与所述索引地址生成单元组相对应的多路输出单元组；

22、多路输出单元组，用于根据所述第三数量的索引地址从所述片上存储单元预先保存的第一数量的基准测试子序列中读取第三数量的指定基准测试子序列，输出给测试序列生成单元；

23、测试序列生成单元，用于根据所述测试控制单元输出的第二使能信号，对所述第三数量的指定基准测试子序列进行链接以生成链接测试序列，并对所述链接测试序列进行伪随机处理，生成伪随机测试序列，输入给寄存器芯片主体执行故障自检测。

24、在可选的实施方式中，所述索引地址生成单元组包括第三数量的索引地址生成单元，其中每个索引地址生成单元分别按照对应的增量对预设的初始值进行加法和求模运算，以获得所述片上存储单元预先保存的第一数量的基准测试子序列的索引地址范围内的第三数量的索引地址。

25、本技术实施例至少可以达到如下的有益效果：

26、本技术实施例通过在片上存储单元预先保存第一数量的基准测试子序列，通过索引地址生成单元组在每个周期生成第三数量的索引地址，并通过多路输出单元组根据所述第三数量的索引地址从所述片上存储单元预先保存的第一数量的基准测试子序列中读取第三数量的指定基准测试子序列，输出给测试序列生成单元；而后，通过所述测试序列生成单元对所述第三数量的指定基准测试子序列进行链接以生成链接测试序列，并对所述链接测试序列进行伪随机处理，以生成伪随机测试序列，输入给寄存器芯片主体执行故障自检测。一方面，本技术实施例仅在被测的寄存器芯片的片上存储空间存储有限的基准测试子序列来作为生成测试序列的小容量基集，显著降低了测试数据对寄存器芯片的片上存储空间的占用率；另一方面，本技术实施例通过在有限的基准测试子序列的基础上可以灵活地扩充得到足够的测试序列用于芯片自检测，可以实现对寄存器芯片较好的故障覆盖率，且能够显著降低芯片自检测的测试功耗和测试时间；又一方面，本技术实施例通过索引地址生成单元组、多路输出单元组、测试序列生成单元等简单电路结构来实现芯片内置自检测电路，减少了芯片内置自检测电路的复杂度，降低了芯片测试成本。