数据读取电路及其存储装置的制作方法

本公开实施例涉及半导体，特别涉及一种数据读取电路及其存储装置。

背景技术：

1、dram(dynamic random access memory，动态随机存取存储器)作为高速大容量的数据存储载体，是大部分电子系统中必不可少的组成部分。dram中的最小存储单元由一个电容和一个晶体管组成，dram的操作机制分为读(read)和写(write)，在进行读取操作时，先将位线(bitline，bl)充电到操作电压的一半(vdd/2)，然后通过字线(wordline，wl)导通晶体管，使得电容和位线产生电荷共享的现象，若电容的内部储值为1，则位线的电压会被电荷共享抬高到高于操作电压的一半，若电容的内部储值为0，则会将位线的电压拉低到低于操作电压的一半，在得到位线的电压后，需要经过放大器进行放大，进而判断电容的内部储值；在进行写入操作时，通过字线控制晶体管导通，若需要写入1，则将位线电压抬高到操作电压，以使电容存储相应电荷，若需要写入0，则将位线电压降低至低电平，以泄放电容内的电荷。

2、然而，在数据写入的过程中，数据总是按照一定的顺序不同的存储阵列中，在数据读出的过程中，想要按照不同的顺序读出存储在存储阵列中时，需要给存储器传达额外的命令，从而会提高存储器的功耗。

技术实现思路

1、本公开实施例提供一种数据读取电路及其存储装置，至少有利于降低数据传输的功耗。

2、根据本公开一些实施例，本公开实施例一方面提供一种数据读取电路，包括：第一数据传输路径，用于传输第一数据；第二数据传输路径，用于传输第二数据；控制电路，所述控制电路具有第一输出端和第二输出端，所述控制电路被配置为，接收控制信号、第一选择信号和第二选择信号并输出第一输出信号和第二输出信号，在相同周期内，所述第一输出信号的波形与所述第一选择信号和所述第二选择信号中的一个的波形相同，所述第二输出信号的波形与所述第一选择信号和所述第二选择信号中的另一个的波形相同；输出电路，被配置为，基于所述第一输出信号和所述第二输出信号输出所述第一数据和所述第二数据，其中，若所述第一输出信号的波形与所述第一选择信号的波形相同，且所述第二输出信号的波形与所述第二选择信号的波形相同，将所述第一数据先于所述第二数据传输至第三数据传输路径；若所述第一输出信号的波形与所述第二选择信号的波形相同，且所述第二输出信号的波形与所述第一选择信号的波形相同，将所述第二数据先于所述第一数据传输至所述第三数据传输路径。

3、在一些实施例中，所述输出电路包括：第一输出电路，连接所述第一输出端，并接收所述第一数据，用于根据所述第一输出信号将所述第一数据传输至第三数据传输路径；第二输出电路，连接所述第二输出端，并接收所述第二数据，用于根据所述第二输出信号将所述第二数据传输至所述第三数据传输路径。

4、在一些实施例中，所述控制电路被配置为，在所述控制信号为第一状态时，基于所述控制信号将所述第一选择信号作为所述第一输出信号输出，将所述第二选择信号作为所述第二输出信号输出，在所述控制信号为第二状态时，基于所述控制信号将所述第二选择信号作为所述第一输出信号输出，将所述第一选择信号作为所述第二输出信号输出。

5、在一些实施例中，所述控制电路包括第一数据选择器，所述第一数据选择器的第一输入端接收所述第一选择信号，所述第一数据选择器的第二输入端接收所述第二选择信号，所述第一数据选择器的数据选择端接收所述控制信号，所述第一数据选择器的输出端作为所述第一输出端；第二数据选择器，所述第二数据选择器的第一输入端接收所述第一选择信号，所述第二数据选择器的第二输入端接收所述第二选择信号，所述第二数据选择器的数据选择端接收所述控制信号的反相信号，所述第二数据选择器的输出端作为所述第二输出端。

6、在一些实施例中，在所述控制信号为第一状态时，所述第一输出信号的波形与所述第一选择信号的波形相同，且所述第二输出信号的波形与所述第二选择信号的波形相同，在所述控制信号为第二状态时，所述第一输出信号的波形与所述第二选择信号的波形相同，且所述第二输出信号的波形与所述第一选择信号的波形相同。

7、在一些实施例中，所述控制电路包括：具有所述第一输出端的第一控制电路，所述第一控制电路接收所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号，用于根据所述控制信号和所述控制信号的反相信号输出所述第一输出信号；具有所述第二输出端的第二控制电路，所述第二控制电路接收所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号，用于根据所述控制信号和所述控制信号的反相信号输出所述第二输出信号。

8、在一些实施例中，所述第一控制电路包括：第一与门单元，一输入端接收所述第一选择信号，另一输入端接收所述控制信号，输出端输出第一信号；第二与门单元，一输入端接收所述第二选择信号，另一输入端接收所述控制信号的反相信号，输出端输出第二信号；第一或非门单元，一输入端接收所述第一信号，另一输入端接收所述第二信号，输出端输出所述第一输出信号。

9、在一些实施例中，所述第二控制电路包括：第三与门单元，一输入端接收所述第一选择信号，另一输入端接收所述控制信号的反相信号，输出端输出第三信号；第四与门单元，一输入端接收所述第二选择信号，另一输入端接收所述控制信号，输出端输出第四信号；第二或非门单元，一输入端接收所述第三信号，另一输入端接收所述第四信号，输出端输出所述第二输出信号。

10、在一些实施例中，所述第一控制电路包括：第一上拉单元，连接在电源节点和第一节点之间，被配置为，根据所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号上拉所述第一节点处的电压；第一下拉单元，连接在地端和所述第一节点之间，被配置为，根据所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号下拉所述第一节点处的电压；其中，所述第一节点输出所述第一输出信号。

11、在一些实施例中，所述第一上拉单元包括：第一pmos管，连接在所述第一节点与第二节点之间，所述第一pmos管的栅极接收所述第一选择信号；第二pmos管，连接在所述第一节点与所述第二节点之间，所述第二pmos管的栅极接收所述控制信号；第三pmos管，连接在所述电源节点与所述第二节点之间，所述第三pmos管的栅极接收所述第二选择信号；第四pmos管，连接在所述电源节点与所述第二节点之间，所述第四pmos管的栅极接收所述控制信号的反相信号。

12、在一些实施例中，所述第一下拉单元包括：第一nmos管和第二nmos管，所述第一nmos管的漏极连接所述第一节点，所述第一nmos管的源极连接所述第二nmos管的漏极，所述第二nmos管的源极连接所述地端，其中，所述第一nmos管的栅极接收所述第二选择信号，所述第二nmos管的栅极接收所述控制信号的反相信号；第三nmos管和第四nmos管，所述第三nmos管的漏极连接所述第一节点，所述第三nmos管的源极连接所述第四nmos管的漏极，所述第四nmos管的源极连接所述地端，其中，所述第三nmos管的栅极接收所述第一选择信号，所述第四nmos管的栅极接收所述控制信号。

13、在一些实施例中，所述第二控制电路包括：第二上拉单元，连接在电源节点和第三节点之间，被配置为，根据所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号上拉所述第三节点处的电压；第二下拉单元，连接在地端和所述第三节点之间，被配置为，根据所述第一选择信号、所述第二选择信号、所述控制信号和所述控制信号的反相信号下拉所述第三节点处的电压；其中，所述第三节点输出所述第二输出信号。

14、在一些实施例中，所述第二上拉单元包括：第五pmos管，连接在所述第三节点与第四节点之间，所述第五pmos管的栅极接收所述第一选择信号；第六pmos管，连接在所述第三节点与所述第四节点之间，所述第六pmos管的栅极接收所述控制信号的反相信号；第七pmos管，连接在所述电源节点与所述第四节点之间，所述第七pmos管的栅极接收所述第二选择信号；第八pmos管，连接在所述电源节点与所述第四节点之间，所述第八pmos管的栅极接收所述控制信号。

15、在一些实施例中，所述第二下拉单元包括：第五nmos管和第六nmos管，所述第五nmos管的漏极连接所述第三节点，所述第五nmos管的源极连接所述第六nmos管的漏极，所述第六nmos管的源极连接所述地端，其中，所述第五nmos管的栅极接收所述第二选择信号，所述第六nmos管的栅极接收所述控制信号；第七nmos管和第八nmos管，所述第七nmos管的漏极连接所述第三节点，所述第七nmos管的源极连接所述第八nmos管的漏极，所述第八nmos管的源极连接所述地端，其中，所述第七nmos管的栅极接收所述第一选择信号，所述第八nmos管的栅极接收所述控制信号的反相信号。

16、根据本公开一些实施例，本公开实施例另一方面还提供一种存储装置，包括：如上述任一项所述的数据读取电路。

17、本公开实施例提供的技术方案至少具有以下优点：

18、用于传输第一数据的路径固定，为第一数据传输路径，用于传输第二数据的路径也固定，为第二数据传输路径，有利于简化用于传输第一数据和第二数据的传输路径。而且，控制第一数据和第二数据传输的先后顺序的控制信号无需通过传输路径传输至存储阵列中，只需传输至控制电路中即可，有利于降低传输控制信号所需的功耗。另外，控制电路基于控制信号、第一选择信号和第二选择信号输出第一输出信号和第二输出信号，而且输出电路基于第一输出信号的波形和第二输出信号的波形变化，调控第数据和第二数据传输的先后顺序，有利于在降低传输控制信号所需的功耗，保证第一数据和第二数据的传输顺序基于控制信号的变化而变化。