非易失性存储器件、制造该非易失性存储器件的方法和包括该非易失性存储器件的电子系统与流程

本公开涉及一种非易失性存储器件、制造该非易失性存储器件的方法以及包括该非易失性存储器件的电子系统。

背景技术：

1、在需要数据存储的电子系统中，可能需要能够存储大容量数据的半导体器件。因此，正在研究能够增大半导体器件的数据存储容量的方法。例如，作为用于增大半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

技术实现思路

1、本公开的技术思想要实现的技术目标之一在于提供一种包括三维布置的存储单元结构的非易失性存储器件。

2、本公开的技术思想要实现的技术目的之一在于提供一种用于制造非易失性存储器件的方法。

3、本公开的技术思想要实现的技术目的之一在于提供一种包括非易失性存储器件的电子系统。

4、如本发明构思的一个或多个实施例中所体现的非易失性存储器件包括：第一堆叠结构，包括交替堆叠在衬底的至少一部分上的第一栅电极和第一层间绝缘层；第二堆叠结构，包括交替堆叠在第一堆叠结构的至少一部分上的第二栅电极和第二层间绝缘层；以及沟道结构，包括贯穿第一堆叠结构的第一沟道结构、以及连接到第一沟道结构并贯穿第二堆叠结构的第二沟道结构，其中，第二沟道结构包括第一部分和第二部分，第一部分具有随着第一部分朝向衬底延伸而变窄或保持不变的宽度，第二部分在沿相对于衬底的竖直方向与第二栅电极中的最靠近衬底设置的最下面的第二栅电极重叠的区域中具有随着第二部分朝向衬底延伸而增大的宽度。

5、第二堆叠结构在与衬底的表面垂直的方向上具有与第一堆叠结构的厚度不同的厚度。

6、第二沟道结构可以包括第二部分，该第二部分的宽度在沿相对于衬底的竖直方向与最邻近最下面的第二栅电极的下第二栅电极重叠的区域中随着第二部分朝向衬底延伸而增大。

7、第二堆叠结构可以设置在第一堆叠结构上的第一封盖绝缘层上。

8、介于第一堆叠结构的第一栅电极中的最上面的第一栅电极与第二堆叠结构的第二栅电极中的最下面的第二栅电极之间的第一封盖绝缘层的截面厚度可以大于第一层间绝缘层中的给定第一层间绝缘层或第二层间绝缘层中的给定第二层间绝缘层的厚度。

9、沟道结构可以包括第三部分，该第三部分具有随着它朝向衬底延伸而增大的宽度。

10、第二沟道结构的第一部分可以设置在沟道结构的第三部分之上或之下。

11、第二沟道结构的第二部分的最宽宽度可以小于沟道结构的第三部分的最宽宽度。

12、第二沟道结构的第二部分的最宽宽度可以大于沟道结构的第三部分的最宽宽度。

13、沟道结构可以包括沟道层。第二沟道结构的第二部分中的沟道层的厚度可以不同于第二沟道结构的第一部分或沟道结构的第三部分中的沟道层的厚度。

14、非易失性存储器件还可以包括设置在衬底的至少一部分上的公共源极线。

15、公共源极线可以连接到沟道层。

16、非易失性存储器件可以包括在与衬底的表面垂直的方向上堆叠在第一堆叠结构上的两个或更多个第二堆叠结构。

17、沟道结构的贯穿第一堆叠结构的第一沟道结构连接到沟道结构的贯穿两个或更多个第二堆叠结构的多个第二沟道结构。

18、多个第二沟道结构中的每个第二沟道结构可以包括第一部分和第二部分，第一部分具有随着第一部分朝向衬底延伸而变窄或保持不变的宽度，第二部分在沿相对于衬底的竖直方向与第二栅电极中的最靠近衬底设置的最下面的第二栅电极重叠的区域中具有随着第二部分朝向衬底延伸而增大的宽度。

19、外围电路衬底、设置在外围电路衬底上的外围电路图案以及外围电路图案上的外围区域绝缘层可以设置在衬底之下。

20、根据另一实施例，一种用于制造非易失性存储器件的方法可以包括：形成第一虚设模制结构，在第一虚设模制结构中，第一牺牲绝缘层和第一层间绝缘层交替堆叠在衬底的至少一部分上；形成贯穿第一虚设模制结构的竖直结构；形成第二虚设模制结构，在第二虚设模制结构中，第二牺牲绝缘层和第二层间绝缘层交替堆叠在第一虚设模制结构和竖直结构上；以及在第二虚设模制结构中形成贯穿孔(即，开口)，以用于通过利用贯穿孔暴露竖直结构的上表面并去除竖直结构来形成沟道结构，其中，竖直结构包括牺牲金属层和在牺牲金属层的上表面的至少一部分上的牺牲阻挡金属层，并且用于形成沟道结构的贯穿孔的形成可以包括供应蚀刻气体，该蚀刻气体能够通过与牺牲阻挡金属层进行反应来形成用于蚀刻第二牺牲绝缘层的副产物。

21、在形成第二虚设模制结构时，在形成第二虚设模制结构之后，可以重复地执行以下工艺：形成贯穿第二虚设模制结构的竖直结构；以及在第二虚设模制结构和竖直结构上再次形成另一第二虚设模制结构。

22、第二牺牲绝缘层可以包括氮化硅。

23、牺牲阻挡金属层可以包括钛。

24、蚀刻气体可以包括氟。

25、根据另一实施例，一种电子系统包括：半导体器件，在主衬底上；以及控制器，在主衬底上与半导体器件电连接，其中，半导体器件包括非易失性存储器件，该非易失性存储器件包括：衬底；外围电路衬底，设置在衬底之下；外围电路图案，设置在外围电路衬底的至少一部分上；外围区域绝缘层，在外围电路图案的至少一部分上；第一堆叠结构，包括交替堆叠在衬底的至少一部分上的第一栅电极和第一层间绝缘层；第二堆叠结构，包括交替堆叠在第一堆叠结构的至少一部分上的第二栅电极和第二层间绝缘层；以及沟道结构，包括贯穿第一堆叠结构的第一沟道结构、以及连接到第一沟道结构并贯穿第二堆叠结构的第二沟道结构，其中，第二沟道结构包括第一部分和第二部分，第一部分具有随着第一部分朝向衬底延伸而减小或保持不变的宽度，第二部分在沿相对于衬底的竖直方向与第二栅电极中的最靠近衬底的最下面的第二栅电极重叠的区域中具有随着第二部分朝向衬底延伸而增大的宽度；以及输入和输出焊盘，电连接到非易失性存储器件的外围电路图案。

26、非易失性存储器件还可以包括：公共源极线，在衬底上；沟道焊盘，在沟道结构上；沟道接触插塞，在沟道焊盘上；位线，在沟道接触插塞上；以及栅极接触插塞，连接到第一栅电极和第二栅电极中的对应栅电极。

27、根据实施例的非易失性存储器件在包括多个堆叠结构的结构中，在相邻堆叠结构接合的部分处增大用于沟道结构的贯穿孔的宽度，从而可以从根本上解决由于用于形成多个沟道结构的贯穿孔连接的部分的宽度太窄而引起的问题或由于贯穿多个堆叠结构的沟道结构的未对齐而引起的问题。

技术特征：

1.一种非易失性存储器件，包括：

2.根据权利要求1所述的非易失性存储器件，其中，所述第二堆叠结构在与所述衬底的表面垂直的方向上的厚度不同于所述第一堆叠结构在与所述衬底的表面垂直的方向上的厚度。

3.根据权利要求1所述的非易失性存储器件，其中，所述第二沟道结构包括所述第二部分，所述第二部分的宽度在沿相对于所述衬底的竖直方向与所述第二栅电极中的最邻近最下面的第二栅电极的下第二栅电极重叠的区域中随着所述第二部分朝向所述衬底延伸而增大。

4.根据权利要求1所述的非易失性存储器件，其中，所述第二堆叠结构设置在所述第一堆叠结构上的第一封盖绝缘层上，并且

5.根据权利要求1所述的非易失性存储器件，其中，所述沟道结构包括第三部分，所述第三部分具有随着所述第三部分朝向所述衬底延伸而增大的宽度。

6.根据权利要求5所述的非易失性存储器件，其中，所述第二沟道结构的所述第一部分设置在所述沟道结构的所述第三部分之上或之下。

7.根据权利要求5所述的非易失性存储器件，其中，所述第二沟道结构的所述第二部分的最宽宽度小于所述沟道结构的所述第三部分的最宽宽度。

8.根据权利要求5所述的非易失性存储器件，其中，所述第二沟道结构的所述第二部分的最宽宽度大于所述沟道结构的所述第三部分的最宽宽度。

9.根据权利要求5所述的非易失性存储器件，其中，所述沟道结构包括沟道层，并且所述第二沟道结构的所述第二部分中的沟道层的厚度不同于所述第二沟道结构的所述第一部分或所述沟道结构的所述第三部分中的沟道层的厚度。

10.根据权利要求1所述的非易失性存储器件，还包括设置在所述衬底的至少一部分上的公共源极线，其中，所述沟道结构包括连接到所述公共源极线的沟道层。

11.根据权利要求1所述的非易失性存储器件，还包括：

12.根据权利要求11所述的非易失性存储器件，其中，所述多个第二沟道结构的至少一个子集中的每个第二沟道结构包括第一部分和第二部分，所述第一部分具有随着所述第一部分朝向所述衬底延伸而变窄或保持不变的宽度，所述第二部分在沿相对于所述衬底的竖直方向与所述第二栅电极中的最靠近所述衬底设置的最下面的第二栅电极重叠的区域中具有随着所述第二部分朝向所述衬底延伸而增大的宽度。

13.根据权利要求1所述的非易失性存储器件，还包括外围电路衬底，所述外围电路衬底上的外围电路图案和所述外围电路图案上的外围区域绝缘层设置在所述衬底之下。

14.一种用于制造非易失性存储器件的方法，所述方法包括：

15.根据权利要求14所述的方法，还包括在形成所述第二虚设模制结构之后重复地执行：(i)形成贯穿所述第二虚设模制结构的竖直结构；以及(ii)在所述第二虚设模制结构和所述竖直结构上形成另一第二虚设模制结构。

16.根据权利要求14所述的方法，其中，所述第二牺牲绝缘层包括氮化硅。

17.根据权利要求14所述的方法，其中，所述牺牲阻挡金属层包括钛。

18.根据权利要求14所述的方法，其中，所述蚀刻气体包括氟。

19.一种电子系统，包括：

20.根据权利要求19所述的电子系统，其中，所述非易失性存储器件还包括：

技术总结一种非易失性存储器件可以包括第一堆叠结构、第二堆叠结构以及沟道结构，该沟道结构包括贯穿第一堆叠结构的第一沟道结构和贯穿第二堆叠结构的第二沟道结构。第二沟道结构包括第一部分和第二部分，第一部分具有随着第一部分朝向衬底延伸而减小或保持不变的宽度，并且第二部分具有随着第二部分朝向衬底延伸而增大的宽度。技术研发人员：李呈焕,赵显敏受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/7/15